半导体存储装置制造方法及图纸

实施方式的半导体存储装置具备：存储单元，存储多个数据；第1电路，对所述存储单元中存储的数据进行判定；及第2电路，对所述第1电路进行控制；且在所述第2电路向所述存储单元写入所述第1数据的序列中，所述第1电路生成第1电流值的第1电流，并基于所述第1电流及所述存储单元中流通的第2电流，对所述存储单元中存储的数据进行判定，在所述第2电路向所述存储单元写入不同于所述第1数据的所述第2数据的序列中，所述第1电路生成不同于所述第1电流值的第2电流值的第3电流，并基于所述第3电流及所述第2电流，对所述存储单元中存储的数据进行判定。

Semiconductor Storage Device

The semiconductor storage device of the embodiment includes: a storage unit storing multiple data; a first circuit determining the data stored in the storage unit; and a second circuit controlling the first circuit; and in the sequence in which the second circuit writes the first data to the storage unit, the first circuit generates the first current of the first current value, and based on the first circuit. Current and the second current flowing in the storage unit determine the data stored in the storage unit. In the sequence in which the second circuit writes the second data different from the first data to the storage unit, the first circuit generates the third current of the second current value different from the first current value, and based on the third current and the second current, the third current is described. The data stored in the storage unit is determined.

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享有以日本专利申请2017-188408号(申请日：2017年9月28日)为基础申请的优先权。本申请通过参照所述基础申请而包含基础申请的所有内容。
实施方式涉及一种半导体存储装置。
技术介绍
近年来，开发了一种能够重写数据的多次编程(MTP)存储器。
技术实现思路
实施方式提供一种高品质的半导体存储装置。实施方式的半导体存储装置具备存储多个数据的存储单元、对所述存储单元中存储的数据进行判定的第1电路、及控制所述第1电路的第2电路，在所述第2电路向所述存储单元写入所述第1数据的序列中，所述第1电路生成第1电流值的第1电流，并基于所述第1电流和所述存储单元中流通的第2电流，对所述存储单元中存储的数据进行判定，在所述第2电路向所述存储单元写入不同于所述第1数据的所述第2数据的序列中，所述第1电路生成不同于所述第1电流值的第2电流值的第3电流，并基于所述第3电流和所述第2电流，对所述存储单元中存储的数据进行判定。附图说明图1是示意性表示第1实施方式的半导体存储装置的框图。图2是表示第1实施方式的半导体存储装置的单元阵列的基本构成的电路图。图3是表示第1实施方式的半导体存储装置的读出电路的基本构成的电路图。图4是表示第1实施方式的半导体存储装置的字线驱动器的基本构成的电路图。图5是第1实施方式的半导体存储装置的存储单元的阈值分布。图6是表示第1实施方式的半导体存储装置的写入动作的流程图。图7是表示第1实施方式的半导体存储装置的编程验证动作的波形图。图8是表示在第1实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。图9是表示在第1实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。图10是表示在第1实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。图11是表示在第1实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。图12是表示第1实施方式的比较例的半导体存储装置的读出电路的基本构成的电路图。图13是表示在第1实施方式的比较例的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。图14是第1实施方式的比较例的半导体存储装置的存储单元的阈值分布。图15是表示因第1实施方式的半导体存储装置的写入动作引起的存储单元的阈值变动、和第1实施方式的比较例的半导体存储装置的写入动作引起的存储单元的阈值变动的关系的图。图16是表示第1实施方式的半导体存储装置的写入动作引起的存储单元的阈值变动、和第1实施方式的比较例的半导体存储装置的写入动作引起的存储单元的阈值变动的关系的图。图17是表示第2实施方式的半导体存储装置的读出电路的基本构成的电路图。图18是表示在第2实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。图19是表示在第2实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。图20是表示第2实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。图21是表示第3实施方式的半导体存储装置的字线驱动器的基本构成的电路图。图22是表示第4实施方式的半导体存储装置的读出电路的基本构成的电路图。图23是表示在第4实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。图24是表示在第4实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。图25是表示第5实施方式的半导体存储装置的读出电路的基本构成的电路图。图26是表示在第5实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。图27是表示在第5实施方式的半导体存储装置判定存储单元的阈值时的上拉电流与下拉电流的电流路径的电路图。具体实施方式以下，参照附图来说明构成的实施方式。另外，在以下说明中，对具有大体相同功能及构成的构成要素附加相同符号。附图是示意图，应注意厚度与平面尺寸的关系、各层的厚度比率等并不同于实物。因此，应参考以下说明来判断具体的厚度、尺寸。此外，当然附图彼此之间也包含相互的尺寸的关系、比率不同的部分。＜1＞第1实施方式＜1-1＞构成＜1-1-1＞半导体存储装置首先，使用图1来概略地说明第1实施方式的半导体存储装置100。图1是示意性表示第1实施方式的半导体存储装置的框图。如图1所示，半导体存储装置100具备单元阵列1、写入解码器2、读出解码器3、控制电路4、及缓冲电路5。单元阵列1具备矩阵状二维配置的多个存储单元MC。所述存储单元MC例如为MTP存储器。各存储单元MC是对应位线BL和字线WL的交点而配置。位线BL沿着列方向延伸。字线WL沿着和列方向正交的行方向延伸。写入解码器2构成为，经由位线BL连接于存储单元MC，向存储单元MC写入数据。读出解码器3具备读出电路30。读出电路30构成为，经由位线BL连接于存储单元MC，从存储单元MC读出数据。控制电路4基于来自未图示的存储器控制器的信号，控制半导体存储装置100。具体来说，控制电路4接收时钟信号CLK、芯片使能信号CEN、写入使能信号WEN、读出使能信号REN、列地址A＜3：0＞、比特写入使能信号BWEN＜7：0＞、及写入数据(Data)。此外，控制电路4具备字线驱动器40。字线驱动器40经由字线WL连接于存储单元MC，供给任意电压。缓冲电路5临时存储各种数据。此外，缓冲电路5将从单元阵列1读出的数据作为输出数据0＜7：0＞输出。＜1-1-2＞单元阵列其次，使用图2来说明本实施方式的单元阵列1的基本构成。图2是表示第1实施方式的半导体存储装置的单元阵列的基本构成的电路图。如图2所示，例如单元阵列1包含多个存储单元MC。多个存储单元MC在单元阵列1内呈阵列状配置。单元阵列1内设有多个位线BL、及多个字线WL。位线BL沿着列方向延伸，字线WL沿着行方向延伸。各存储单元MC具备NMOS晶体管10、及电容器11。NMOS晶体管10的一端连接于位线，另一端被供给接地电压VSS(例如0V)，栅极连接于电容器11的第1电极。电容器11的第1电极连接于NMOS晶体管10的栅极电极，电容器11的第2电极连接于字线WL。＜1-1-3＞读出电路其次，使用图3来说明读出电路30的电路构成。如图3所示，读出电路30具备列选择电路31、及感测电路32。图3是表示第1实施方式的半导体存储装置的读出电路的基本构成的电路图。列选择电路31具备与位线BL0～BLn对应的选择晶体管T1-0～T1-n。选择晶体管T1-0～T1-n的一端分别连接于位线BL0～BLn，另一端连接于节点N1，栅极分别被供给信号CSL0～CSLn。选择晶体管T1-0～T1-n基于信号CSL0～CSLn，将位线BL0～BLn与节点N1电连接。感测电路32具备位线预充电电路32a、读出放大器32b、电平位移器32c、保持电路32d、保持电路32e、保持电路32f、NAND运算电路32g、反相器电路32h、反相器电路32i、NAND运算电路32j、及反相器电路32k。位线预充电电路32a具备PMOS晶体管T2。晶体管本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于，具备：存储单元，存储多个数据；第1电路，对所述存储单元中存储的数据进行判定；及第2电路，对所述第1电路进行控制；且在所述第2电路向所述存储单元写入第1数据的序列，所述第1电路生成第1电流值的第1电流，并基于所述第1电流、及所述存储单元中流通的第2电流，对所述存储单元中存储的数据进行判定，在所述第2电路向所述存储单元写入不同于所述第1数据的第2数据的序列中，所述第1电路生成不同于所述第1电流值的第2电流值的第3电流，并基于所述第3电流、及所述第2电流，对所述存储单元中存储的数据进行判定。

【技术特征摘要】
2017.09.28 JP 2017-1884081.一种半导体存储装置，其特征在于，具备：存储单元，存储多个数据；第1电路，对所述存储单元中存储的数据进行判定；及第2电路，对所述第1电路进行控制；且在所述第2电路向所述存储单元写入第1数据的序列，所述第1电路生成第1电流值的第1电流，并基于所述第1电流、及所述存储单元中流通的第2电流，对所述存储单元中存储的数据进行判定，在所述第2电路向所述存储单元写入不同于所述第1数据的第2数据的序列中，所述第1电路生成不同于所述第1电流值的第2电流值的第3电流，并基于所述第3电流、及所述第2电流，对所述存储单元中存储的数据进行判定。2.根据权利要求1所述的半导体存储装置，其特征在于，所述第1电路在接收所述第1数据时，生成所述第1电流，在接收所述第2数据时，生成所述第3电流。3.根据权利要求1所述的半导体存储装置，其特征在于，所述第1电路具备生成所述第1电流的第1电流生成电路、及生成所述第3电流的第2电流生成电路。4.根据权利要求1所述的半导体存储装置，其特征在于，所述第1电路在接收所述第1数据时，将第1值的数量的晶体管接通，在接收所述第2数据时，将不同于第1值的第2值的数量的晶体管接通。5.根据权利要求1所述的半导体存储装置，其特征在于，还具备第3电路，所述第3电路向连接于所述存储单元的字线供给电压，所述第1电路经由所述存储单元的位线进行数据的判定，在所述第2电路向所述存储单元写入所述第1数据的序列中，所述第3电路将第1电压值的电压供给至所述字线，在所述第2电路向所述存储单元写入所述第2数据的序列中，所述第3电路将不同于所述第1电压值的第2电压值的电压供给至所述字线。6.根据权利要求1所述的半导体存储装置，其特征在于，所述存储单元具备晶体管及电容器，所述晶体管的一端连接于位线，另一端被供给接地电压，栅极连接于所述电容器的第1电极，所述电容器的第2电极连接于字线。7.根据权利要求6所述的半导体存储装置，其特征在于，所述第1电路经由所述位线而连接于所述存储单元。8.根据权利要求6所述的半导体存储装置，其特征在于，所述第1电路向所述位线流通所述第1电流或者所述第3电流。9.根据权利要求1所述的半导体存储装置，其特征在于，所述第1电路在从所述存储单元读出数据时，生成不同于所述第1电流值及所述第2电流值的第3电流值的第4电流，并基于所述第4电流及所述第2电流，对所述存储单元中存储的数据进行判定。10.根据权利要求1所述的半导体存...

【专利技术属性】
技术研发人员：堂坂利彰，
申请(专利权)人：株式会社东芝，东芝电子元件及存储装置株式会社，
类型：发明
国别省市：日本,JP