半导体装置制造方法及图纸

实施方式的半导体装置具备：半导体层，具有第一面和第二面；第一电极；第二电极；第一导电型的第一半导体区域，设于半导体层中；第二导电型的第二半导体区域，设于第一半导体区域与第一面之间，与第一电极电连接；以及，第二导电型的第三半导体区域，围绕第二半导体区域设置，并设于第一半导体区域与第一面之间，具有第一区域、比第一区域远离第二半导体区域的第二区域、比第二区域远离第二半导体区域的第三区域，第一区域、第二区域以及第三区域的第二导电型的杂质量比第二半导体区域少，第一区域的第二导电型的杂质量比第二区域少，第三区域的第二导电型的杂质量比第二区域少。

Semiconductor Device

The semiconductor device according to the embodiment includes: a semiconductor layer with a first and a second surface; a first electrode; a second electrode; a first conductive semiconductor region located in the semiconductor layer; a second conductive semiconductor region located between the first semiconductor region and the first surface, electrically connected with the first electrode; and a third conductive region of the second conductive type. Around the second semiconductor region, and between the first semiconductor region and the first one, there is a first region, a second region farther from the second semiconductor region than the first region, and a third region farther from the second semiconductor region than the second region. The impurity mass of the second conductive type in the first region, the second region and the third region is less than that in the second semiconductor region, and the first region. The impurity mass of the second conductive type is less than that of the second region, and the impurity mass of the second conductive type in the third region is less than that of the second region.

【技术实现步骤摘要】
半导体装置关联申请本申请享受以日本专利申请2017－178414号(申请日：2017年9月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及半导体装置。
技术介绍
为了保持半导体功率器件的耐压，在有源区域(ActiveRegion)的周围设置终端区域(TerminationRegion)。通过设置终端区域来缓和有源区域的端部的电场强度，由此，半导体功率器件的耐压得到保持。从缩小芯片尺寸的观点考虑，要求极力缩短作为终端区域的长度的终端长。基于杂质层的电荷平衡(电荷补偿)原理的降低表面电场(RESURF：ReducedSurfaceField)构造或VLD(VariableLayerDoping)构造被用于缩短终端区域。但是，有时会由于因终端区域的杂质浓度的不均所产生的电荷失衡(电荷不平衡)而产生耐压的变动。若产生由杂质浓度的不均引起的耐压的变动，则恐怕无法实现所希望的耐压。此外，有时外部电荷会在半导体功率器件的工作过程中或者待机过程中向终端区域传播。该情况下也会产生电荷不平衡而耐压发生变动，恐怕会产生可靠性不良。因此，要求抑制由电荷不平衡引起的耐压的变动。
技术实现思路
实施方式提供能够缩短终端长的半导体装置。实施方式的半导体装置具备：半导体层，具有第一面和第二面；第一电极，与第一面相接地设置；第二电极，与第二面相接地设置；第一导电型的第一半导体区域，设于半导体层中；第二导电型的第二半导体区域，设于第一半导体区域与第一面之间，与第一面相接，与第一电极电连接；以及第二导电型的第三半导体区域，围绕第二半导体区域设置，并设于第一半导体区域与第一面之间，与第一面相接，具有第一区域、比第一区域远离第二半导体区域的第二区域、比第二区域远离第二半导体区域的第三区域。然后，第一区域、第二区域以及第三区域的第二导电型的杂质量比第二半导体区域少，第一区域的至少一部分的第二导电型的杂质量比第二区域的至少一部分少，第三区域的至少一部分的第二导电型的杂质量比第二区域的至少一部分少。附图说明图1为第一实施方式的半导体装置的示意剖面图。图2为第一实施方式的半导体装置的示意俯视图。图3A、图3B、图3C为第一实施方式的半导体装置的终端区域的放大示意剖面图。图4A、图4B、图4C为比较例的半导体装置的终端区域的放大示意剖面图。图5为第一实施方式的半导体装置的作用以及效果的说明图。图6A、图6B、图6C为第二实施方式的半导体装置的终端区域的放大示意剖面图。图7A、图7B、图7C为第三实施方式的半导体装置的终端区域的放大示意剖面图。图8A、图8B、图8C为第四实施方式的半导体装置的终端区域的放大示意剖面图。图9A、图9B、图9C为第五实施方式的半导体装置的终端区域的放大示意剖面图。图10为第六实施方式的半导体装置的终端区域的放大示意剖面图。具体实施方式以下，参照附图对本专利技术的实施方式加以说明。另外，在以下的说明中，对相同或者类似的部件等赋予相同的符号，对于曾说明过的部件等，适当省略其说明。此外，在以下的说明中，有时通过n+、n、n－以及p+、p、p－的标记来表示各导电型中的杂质浓度的相对高低。即，n+表示n型的杂质浓度相对高于n，n－表示n型的杂质浓度相对低于n。此外，p+表示p型的杂质浓度相对高于p，p－表示p型的杂质浓度相对低于p。另外，也有时将n+型、n－型仅记载为n型，将p+型、p－型仅记载为p型。(第一实施方式)第一实施方式的半导体装置具备：半导体层，具有第一面和第二面；第一电极，与第一面相接地设置；第二电极，与第二面相接地设置；第一导电型的第一半导体区域，设于半导体层中；环状的第二导电型的第二半导体区域，设于第一半导体区域与第一面之间，与第一面相接，与第一电极电连接；以及第二导电型的第三半导体区域，围绕第二半导体区域设置，并设于第一半导体区域与第一面之间，与第一面相接，具有第一区域、比第一区域远离第二半导体区域的第二区域、比第二区域远离第二半导体区域的第三区域。然后，第一区域、第二区域以及第三区域的第二导电型的杂质量比第二半导体区域少，第一区域的至少一部分的第二导电型的杂质量比第二区域的至少一部分少，第三区域的至少一部分的第二导电型的杂质量比第二区域的至少一部分少。图1为第一实施方式的半导体装置的示意剖面图。图2为第一实施方式的半导体装置的示意俯视图。图2表示半导体装置的上表面的杂质区域的图案。图1表示图2的AA’剖面。第一实施方式的半导体装置为肖特基势垒二极管(SBD)。SBD具备有源区域和包围有源区域的终端区域。有源区域作为SBD的正向偏压时电流主要流过的区域来发挥功能。终端区域作为在SBD的逆向偏压时缓和施加于有源区域的端部的电场的强度而使SBD的耐压提高的区域来发挥作用。SBD具备：半导体层10、n+型的阴极区域12、n－型的漂移区域14(第一半导体区域)、p+型的接触区域16(第二半导体区域)、p型的RESURF区域18(第三半导体区域)、n+型的等电位环区域20、层间绝缘层22(绝缘层)、阳极电极24(第一电极)、阴极电极26(第二电极)以及钝化(passivation)层28。半导体层10具备第一面(图1中的P1)和与第一面对置的第二面(图1中的P2)。在图1中，第一面为图的上侧的面，第二面为图的下侧的面。半导体层10例如为单晶硅。n+型的阴极区域12设于半导体层10中。阴极区域12与半导体层10的第二面相接地设置。阴极区域12含有n型杂质。n型杂质例如为磷(P)。n型杂质的杂质浓度例如为1×1019cm－3以上1×1021cm－3以下。阴极区域12与阴极电极26电连接。阴极区域12具有降低半导体层10与阴极电极26之间的接触电阻的功能。n－型的漂移区域14设于半导体层10中。漂移区域14设于阴极区域12上。在有源区域的第一面的一部分也设有漂移区域14。漂移区域14含有n型杂质。n型杂质例如为磷(P)。n型杂质的杂质浓度例如为1×1014cm－3以上1×1016cm－3以下。p+型的接触区域16设于半导体层10中。接触区域16设于漂移区域14与第一面之间。接触区域16与第一面相接地设置。接触区域16在第一面为环状。接触区域16含有p型杂质。p型杂质例如为硼(B)。p型杂质的杂质浓度例如为5×1019cm－3以上1×1021cm－3以下。接触区域16与阳极电极24电连接。接触区域16具有降低半导体层10与阳极电极24之间的接触电阻的功能。p型的RESURF区域18设于半导体层10中。RESURF区域18围绕接触区域16设置。RESURF区域18与第一面相接。RESURF区域18与接触区域16相接。RESURF区域18设于漂移区域14与第一面之间。RESURF区域18在第一面为环状。RESURF区域18含有p型杂质。p型杂质例如为硼(B)。RESURF区域18的杂质浓度比接触区域的杂质浓度低。p型杂质的杂质浓度例如为1×1016cm－3以上1×1019cm－3以下。RESURF区域18具有在SBD的逆向偏压时缓和施加于接触区域16与漂移区域14之间的电场的强度而使SBD的耐压提高的功能。n+型的等电位环区域20设于半导体层10中。等电位环区域20围绕RESURF区域1本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具备：半导体层，具有第一面和第二面；第一电极，与上述第一面相接地设置；第二电极，与上述第二面相接地设置；第一导电型的第一半导体区域，设于上述半导体层中；第二导电型的第二半导体区域，设于上述第一半导体区域与上述第一面之间，与上述第一面相接，与上述第一电极电连接；以及第二导电型的第三半导体区域，围绕上述第二半导体区域设置，并设于上述第一半导体区域与上述第一面之间，与上述第一面相接，具有第一区域、比上述第一区域远离上述第二半导体区域的第二区域、比上述第二区域远离上述第二半导体区域的第三区域，上述第一区域、上述第二区域以及上述第三区域的第二导电型的杂质量比上述第二半导体区域少，上述第一区域的至少一部分的第二导电型的杂质量比上述第二区域的至少一部分少，上述第三区域的至少一部分的第二导电型的杂质量比上述第二区域的至少一部分少。

【技术特征摘要】
2017.09.15 JP 2017-1784141.一种半导体装置，其特征在于，具备：半导体层，具有第一面和第二面；第一电极，与上述第一面相接地设置；第二电极，与上述第二面相接地设置；第一导电型的第一半导体区域，设于上述半导体层中；第二导电型的第二半导体区域，设于上述第一半导体区域与上述第一面之间，与上述第一面相接，与上述第一电极电连接；以及第二导电型的第三半导体区域，围绕上述第二半导体区域设置，并设于上述第一半导体区域与上述第一面之间，与上述第一面相接，具有第一区域、比上述第一区域远离上述第二半导体区域的第二区域、比上述第二区域远离上述第二半导体区域的第三区域，上述第一区域、上述第二区域以及上述第三区域的第二导电型的杂质量比上述第二半导体区域少，上述第一区域的至少一部分的第二导电型的杂质量比上述第二区域的至少一部分少，上述第三区域的至少一部分的第二导电型的杂质量比上述第二区域的至少一部分少。2.根据权利要求1所述的半导体装置，其特征在于，上述第一区域的至少一部分的深度比上述第二区域的至少一部分浅。3.根据权利要求1所述的半导体装置，其特征在于，上述第一区域的至少一部分的第二导电型的杂质浓度比上述第二区域的至少一部分低。4.根据权利要求1所述的半导体装置，其特征在于，上述第一区域的至少一部分的第...

【专利技术属性】
技术研发人员：玉城朋宏，
申请(专利权)人：株式会社东芝，东芝电子元件及存储装置株式会社，
类型：发明
国别省市：日本,JP