半导体元件的精细线图案形成方法技术

本发明专利技术公开了一种半导体元件的精细线图案形成方法，包含：在设置于目标层上的至少一个下硬遮罩层上形成多个下线性核心结构；在下硬遮罩层上形成间隔层以覆盖下线性核心结构；在间隔层上形成上硬遮罩层；薄化上硬遮罩层以暴露间隔层的部位；以及移除间隔层经暴露的部位以在下硬遮罩层上形成多个线图案。借此，可有效地形成具有小于微影工艺的最小解析度的狭小间距的精细线图案。

Fine Line Patterning Method for Semiconductor Components

The invention discloses a method for forming fine line patterns of semiconductor elements, which includes: forming multiple lower linear core structures on at least one lower hard cover layer set on the target layer; forming a spacer layer on the lower hard cover layer to cover the lower linear core structure; forming an upper hard cover layer on the spacer layer; thinning the upper hard cover layer to expose the position of the spacer layer; and removing the spacer layer. The exposed part of the barrier forms a plurality of line patterns on the lower hard shield layer. By this way, the fine line pattern with the smallest resolution less than that of the microlithography process can be effectively formed.

【技术实现步骤摘要】
半导体元件的精细线图案形成方法
本专利技术是有关于一种半导体元件的精细线图案形成方法。
技术介绍
随着半导体元件的整合度的增加，用于形成具有小于微影工艺的最小解析度的间距或直径的精细线图案的各种双重图案化技术(DoublePatterningTechniques,DPT)已被发展出。一般来说，有两种主要的双重图案化技术：LELE(Litho-Etch-Litho-Etch)双重图案化技术和自对准双重图案化(Self-AlignedDoublePatterning,SADP)技术。在过程开发和设计流程实施方面，LELE双重图案化技术比SADP技术成熟得多，而SADP技术具有比LELE双重图案化技术更强的扩展潜力，因为其尖端-尖端(tip-tip)和尖端-侧(tip-side)的设计规则较小，以及其内在的自对准属性。
技术实现思路
有鉴于此，本专利技术的一目的在于提出一种半导体元件的精细线图案形成方法。为了达到上述目的，依据本专利技术的一实施方式，一种半导体元件的精细线图案形成方法包含：在设置于目标层上的至少一个下硬遮罩层上形成多个下线性核心结构；在下硬遮罩层上形成间隔层以覆盖下线性核心结构；在间隔层上形成上硬遮罩层；薄化上硬遮罩层直到间隔层的部位被暴露；以及移除间隔层经暴露的部位以在下硬遮罩层上形成多个线图案。在一个或多个实施方式中，前述形成下线性核心结构的步骤包含：在下硬遮罩层上形成至少一个缓冲硬遮罩层；在缓冲硬遮罩层上形成多个上线性核心结构；蚀刻缓冲硬遮罩层由上线性核心结构所暴露出的部位，直到下硬遮罩层的部位被暴露出；以及移除上线性核心结构的残留部位，其中缓冲硬遮罩层的残留部位即作为下线性核心结构。在一个或多个实施方式中，前述形成上线性核心结构的步骤包含：在缓冲硬遮罩层上等距地形成上线性核心结构，其中上线性核心结构的线宽实质上等于上线性核心结构的线节距的一半。在一个或多个实施方式中，前述半导体元件的精细线图案形成方法进一步包含：在蚀刻缓冲硬遮罩层的部位的步骤之前修整上线性核心结构，其中经修整的上线性核心结构的线宽小于线节距的一半。在一个或多个实施方式中，前述形成间隔层的步骤是形成多个线性岛状物分别覆盖下线性核心结构。前述形成上硬遮罩层的步骤包含：以上硬遮罩层填充形成于线性岛状物中的任意两相邻者之间的间距。在一个或多个实施方式中，前述形成上硬遮罩层的步骤是通过旋转涂布而执行。在一个或多个实施方式中，前述薄化上硬遮罩层的步骤是通过回蚀刻工艺而执行。在一个或多个实施方式中，前述线图案的线宽大于间隔层的厚度。在一个或多个实施方式中，前述间隔层的厚度大于线图案的线宽的三分之一。在一个或多个实施方式中，前述半导体元件的精细线图案形成方法进一步包含：利用线图案作为遮罩蚀刻下硬遮罩层。在一个或多个实施方式中，前述蚀刻下硬遮罩层的步骤是执行至目标层的部位被蚀刻。在一个或多个实施方式中，前述半导体元件的精细线图案形成方法进一步包含：在蚀刻下硬遮罩层的步骤之后，移除下硬遮罩层的残留部位。在一个或多个实施方式中，前述半导体元件的精细线图案形成方法进一步包含：在蚀刻下硬遮罩层的步骤之后，移除线图案的残留部位。在一个或多个实施方式中，前述薄化上硬遮罩层的步骤以及移除间隔层经暴露的部位的步骤是通过干蚀刻工艺执行。综上所述，本专利技术的半导体元件的精细线图案形成方法可有效地形成具有小于微影工艺的最小解析度的狭小间距的精细线图案。以上所述仅是用以阐述本专利技术所欲解决的问题、解决问题的技术手段、及其产生的功效等等，本专利技术的具体细节将在下文的实施方式及相关附图中详细介绍。附图说明为让本专利技术的上述和其他目的、特征、优点与实施方式能更明显易懂，现结合附图说明如下：图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A以及图9A为分别绘示根据本专利技术一些实施方式的半导体元件的精细线图案形成方法于不同步骤阶段中的俯视图。图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B以及图9B为分别绘示图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A以及图9A中的结构沿着线段A-A’的纵剖面图。具体实施方式以下将详细参考本专利技术的多个实施方式，其实施例在附图中绘示出。尽可能地，在附图和说明书中使用相同的元件符号来指代相同或相似的元件。然而，本专利技术的特定结构和功能细节仅仅是为了描述示例性实施方式的目的而具有代表性的，并且因此可以以许多替代形式实现，并且不应被解释为仅限于本专利技术所阐述的示例性实施方式。因此，应当理解，本专利技术并不意图将示例性实施方式限制为所揭示的特定形式。相反地，示例性实施方式将覆盖落入本专利技术公开范围内的所有修改，等同物和替代方案。在附图中，为了清楚起见，层和区域的厚度可能被夸大，并且在附图的描述中相同的元件符号表示相同的元件。在本专利技术中，使用第一、第二与第三等等的词汇，是用于描述各种元件、组件、区域、层与/或区块是可以被理解的。但是这些元件、组件、区域、层与/或区块不应该被这些术语所限制。这些词汇只限于用来辨别单一元件、组件、区域、层与/或区块。因此，在下文中的第一元件、组件、区域、层与/或区块也可被称为第二元件、组件、区域、层与/或区块，而不脱离本专利技术的本意。当一个元件被称为“连接”或“耦接”至另一个元件时，它可以为直接连接或耦接至另一个元件，又或是其中有额外元件存在。用于描述元件之间的关系的其他词汇应该以类似的方式来解释(例如，“在…之间”与“直接在…之间”、“相邻”与“直接相邻”，等)。在专利技术中，除非内文中对于冠词有所特别限定，否则“一”与“该”可泛指单一个或多个。将进一步理解的是，本文中所使用的“包含”、“包含”、“具有”及相似词汇，指明其所记载的特征、区域、整数、步骤、操作、元件与/或组件，但不排除其所述或额外的其一个或多个其它特征、区域、整数、步骤、操作、元件、组件，与/或其中的群组。此外，相对词汇，如“下”或“底部”与“上”或“顶部”，用来描述文中在附图中所示的一个元件与另一个元件的关系。相对词汇是用来描述装置在附图中所描述的外的不同方位是可以被理解的。例如，如果附图中的装置被翻转，元件将会被描述原为位于其它元件的“下”侧将被定向为位于其他元件的“上”侧。例示性的词汇“下”，根据附图的特定方位可以包含“下”和“上”两种方位。同样地，如果附图中的装置被翻转，元件将会被描述原为位于其它元件的“下方”或“之下”将被定向为位于其他元件上的“上方”。例示性的词汇“下方”或“之下”，可以包含“上方”和“上方”两种方位。本文是参照剖面附图描述示例性实施方式，这些剖面附图为理想化实施方式(和中间结构)。因此，作为例如制造技术和/或公差的结果的附图的形状的变化是可以预期的。因此，示例性实施方式不应被解释为限在专利技术所示的区域的特定形状，而是可以包含例如由制造产生的形状的偏差。还应当注意，在一些替代实施方式中，所注意的功能/动作可以不按附图中所示的顺序进行。例如，取决于所涉及的功能/动作，连续示出的两个附图实际上可以基本上同时执行或有时可以以相反的顺序执行。除非另有定义，本文使用的所有术语(包含技术和科学术语)具有与本实施方式所属
的技术人员通常理解的相同的含义。还将进一步理解，诸如常用词典中定义的术语应被解释为具有与相关领域本文档来自技高网...

【技术保护点】
1.一种半导体元件的精细线图案形成方法，其特征在于，包含：在设置于目标层上的至少一个下硬遮罩层上形成多个下线性核心结构；在所述下硬遮罩层上形成间隔层以覆盖所述多个下线性核心结构；在所述间隔层上形成上硬遮罩层；薄化所述上硬遮罩层直到所述间隔层的部位被暴露；以及移除间隔层经暴露的所述多个部位以在下硬遮罩层上形成多个线图案。

【技术特征摘要】
2017.08.17 US 15/680,1861.一种半导体元件的精细线图案形成方法，其特征在于，包含：在设置于目标层上的至少一个下硬遮罩层上形成多个下线性核心结构；在所述下硬遮罩层上形成间隔层以覆盖所述多个下线性核心结构；在所述间隔层上形成上硬遮罩层；薄化所述上硬遮罩层直到所述间隔层的部位被暴露；以及移除间隔层经暴露的所述多个部位以在下硬遮罩层上形成多个线图案。2.如权利要求1所述的半导体元件的精细线图案形成方法，其特征在于，所述形成所述多个下线性核心结构包含：在所述下硬遮罩层上形成至少一个缓冲硬遮罩层；在所述缓冲硬遮罩层上形成多个上线性核心结构；蚀刻所述缓冲硬遮罩层由所述多个上线性核心结构所暴露出的部位，直到所述下硬遮罩层的部位被暴露出；以及移除所述多个上线性核心结构的残留部位，其中所述缓冲硬遮罩层的残留部位即作为所述多个下线性核心结构。3.如权利要求2所述的半导体元件的精细线图案形成方法，其特征在于，所述形成所述多个上线性核心结构包含：在所述缓冲硬遮罩层上等距地形成所述多个上线性核心结构，其中所述多个上线性核心结构的线宽实质上等于所述多个上线性核心结构的线节距的一半。4.如权利要求3所述的半导体元件的精细线图案形成方法，其特征在于，进一步包含：在所述蚀刻所述缓冲硬遮罩层的所述多个部位之前修整所述多个上线性核心结构，其中经修整的所述多个上线性核心结构的线宽小于所述线节距的一半。5.如权利要求1所述的半导体元件的精细线图案形成方法，其特征在于，...

【专利技术属性】
技术研发人员：施信益，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：中国台湾,71