半导体器件及其制造方法技术

方法包括在衬底上形成鳍结构，其中鳍结构包括第一鳍有源区；第二鳍有源区；以及将第一鳍有源区与第二鳍有源区分隔开的隔离部件；在第一鳍有源区上形成第一栅极堆叠件，并且在第二鳍有源区上形成第二栅极堆叠件；以及通过第一干蚀刻对第一鳍有源区的第一源极/漏极区实施第一凹进工艺；实施第一外延生长以在第一源极/漏极区上形成第一源极/漏极部件；实施鳍侧壁拉回(FSWPB)工艺以去除第二鳍有源区上的介电层；以及实施第二外延生长以在第二鳍有源区的第二源极/漏极区上形成第二源极/漏极部件。本发明专利技术的实施例还涉及半导体器件及其制造方法。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术的实施例涉及半导体器件及其制造方法。
技术介绍
半导体集成电路(IC)行业经历了指数式增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都具有比上一代更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，使用制造工艺可以创建的最小部件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。为了通过增加栅极沟道耦合，减小截止状态电流和减小短沟道效应(SCE)来改进栅极控制，已经引入了多栅极器件。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET的名称来源于从衬底延伸的鳍状结构，鳍状结构形成在衬底上并且用于形成FET沟道。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的三维结构允许它们被积极地缩放，同时保持栅极控制和减轻SCE。通过实例的方式，FinFET制造工艺可以包括通过蚀刻和选择性外延生长形成外延生长的源极和漏极部件以具有应变效应。通过现有的方法形成的源极和漏极部件可以引起缺陷问题，诸如位错变化，并且降低器件性能。在一些情况下，由于相应的特定需求，不同地设计源极/漏极部件。现有的方法不能有效地形成具有相应的特性的各个源极和漏极部件。其它问题可以包括接触电阻。因此，需要的是解决上述问题的结构及其制造方法。
技术实现思路
本专利技术的实施例提供了一种制造半导体器件的方法，包括：在衬底上形成鳍结构，其中，所述鳍结构包括：第一鳍有源区；第二鳍有源区；以及将所述第一鳍有源区与所述第二鳍有源区分隔开的隔离部件；在所述第一鳍有源区上形成第一栅极堆叠件，并且在所述第二鳍有源区上形成第二栅极堆叠件；通过第一干蚀刻对所述第一鳍有源区的第一源极/漏极区实施第一凹进工艺；实施第一外延生长以在所述第一源极/漏极区上形成第一源极/漏极部件；实施鳍侧壁拉回(FSWPB)工艺以去除所述第二鳍有源区上的介电层；以及实施第二外延生长以在所述第二鳍有源区的第二源极/漏极区上形成第二源极/漏极部件。本专利技术的另一实施例提供了一种半导体器件，包括：半导体衬底；第一鳍有源区和第二鳍有源区，从所述半导体衬底延伸；第一场效应晶体管，位于所述第一鳍有源区上；以及第二场效应晶体管，位于所述第二鳍有源区上，其中，所述第一场效应晶体管包括设置在所述第一鳍有源区的第一沟道区上的第一栅极堆叠件，以及设置在所述第一沟道区的相对侧上的第一外延生长的源极/漏极部件，所述第二场效应晶体管包括设置在所述第二鳍有源区的第二沟道区上的第二栅极堆叠件，以及设置在所述第二沟道区的相对侧上的第二外延生长的源极/漏极部件，以及所述第一外延生长的源极/漏极部件的底面低于所述第二外延生长的源极/漏极部件的底面。本专利技术的又一实施例提供了一种制造半导体器件的方法，包括：在衬底上形成鳍结构，其中，所述鳍结构包括：第一鳍有源区；第二鳍有源区；以及将所述第一鳍有源区和所述第二鳍有源区分隔开的隔离部件；在所述第一鳍有源区上形成第一栅极堆叠件，并且在所述第二鳍有源区上形成第二栅极堆叠件；在所述第一栅极堆叠件和所述第二栅极堆叠件上形成介电层；通过第一干蚀刻对所述第一鳍有源区的第一源极/漏极区实施第一凹进工艺；实施第一外延生长以在所述第一源极/漏极区上形成第一源极/漏极部件；通过第二干蚀刻对所述第二鳍有源区的第二源极/漏极区实施第二凹进工艺；实施鳍侧壁拉回(FSWPB)工艺以去除所述第二鳍有源区上的所述介电层的部分；以及实施第二外延生长以在所述第二源极/漏极区上形成第二源极/漏极部件，其中，所述第一干蚀刻将所述第一鳍有源区凹进至第一深度；所述第二干蚀刻将所述第二鳍有源区凹进至第二深度；并且所述第二深度小于所述第一深度。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1和图2是根据本专利技术的各个方面的制造工件的方法的流程图。图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A和图13A是根据本专利技术的各个方面的制造工件的方法的各个制造阶段处的工件的顶视图。图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B和图13B是根据本专利技术的各个方面的制造工件的方法的各个制造阶段处的沿着虚线AA’截取的工件的截面图。图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C和图13C是根据本专利技术的各个方面的制造工件的方法的各个制造阶段处的沿着虚线BB’截取的工件的截面图。图5D、图6D、图7D、图8D、图9D、图10D、图11D、图12D和图13D是根据本专利技术的各个方面的制造工件的方法的各个制造阶段处的沿着虚线CC’截取的工件的截面图。图14A是根据本专利技术的各个方面的制造工件的方法的一个阶段处的工件的顶视图。图14B、图14C、图14D、图14E和图14F是根据本专利技术的各个方面的分别沿着虚线AA’、BB’、CC’、DD’和EE’截取的图14A的工件的部分的截面图。具体实施方式以下
技术实现思路
提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。此外，在下面的本专利技术中形成另一部件上的、连接到另一部件和/或耦合到另一部件的部件可以包括其中部件形成为直接接触的实施例，并且还可以包括其中附加的部件可以形成在部件之间而使得部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“上面”、“上方”、“下方”、“之下”、“向上”、“向下”、“顶部”、“底部”等以及它们的衍生词(例如，“水平地”、“向下”、“向上地”等的空间相对术语以便于本专利技术描述一个部件与另一部件的关系。空间相对术语旨在覆盖包括部件的器件的不同定向。应当注意的是，本专利技术呈现为多栅极晶体管或鳍式多栅极晶体管(在本文中称为FinFET器件)的形式。这样的器件可以包括P型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、体器件、绝缘体上硅(SOI)器件和/或其它配置，本领域普通技术人员可认识到可以从本专利技术的各方面中受益的半导体器件的其它实施例。例如，如本文中所描述的一些实施例也可以应用于全环栅(GAA)器件、Omega-栅极(Ω栅)器件或Pi-栅极(Π栅极)器件。本专利技术通常涉及半导体器件和制造。更具体地，一些实施例涉及形成源极和漏极部件，例如与器件鳍有源区一起。此外，公开的方法提供了形成具有增大的应变效应、减小的接触电阻的源极和漏极本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，包括：在衬底上形成鳍结构，其中，所述鳍结构包括：第一鳍有源区；第二鳍有源区；以及将所述第一鳍有源区与所述第二鳍有源区分隔开的隔离部件；在所述第一鳍有源区上形成第一栅极堆叠件，并且在所述第二鳍有源区上形成第二栅极堆叠件；通过第一干蚀刻对所述第一鳍有源区的第一源极/漏极区实施第一凹进工艺；实施第一外延生长以在所述第一源极/漏极区上形成第一源极/漏极部件；实施鳍侧壁拉回(FSWPB)工艺以去除所述第二鳍有源区上的介电层；以及实施第二外延生长以在所述第二鳍有源区的第二源极/漏极区上形成第二源极/漏极部件。

【技术特征摘要】
2017.07.31 US 62/539,188;2018.06.05 US 16/000,6891.一种制造半导体器件的方法，包括：在衬底上形成鳍结构，其中，所述鳍结构包括：第一鳍有源区；第二鳍有源区；以及将所述第一鳍有源区与所述第二鳍有源区分隔开的隔离部件；在所述第一鳍有源区上形成第一栅极堆叠件，并且在所述第二鳍有源区上形成第二栅极堆叠件；通过第一干蚀刻对所述第一鳍有源区的第一源极/漏极区实施第一凹进工艺；实施第一外延生长以在所述第一源极/漏极区上形成第一源极/漏极部件；实施鳍侧壁拉回(FSWPB)工艺以去除所述第二鳍有源区上的介电层；以及实施第二外延生长以在所述第二鳍有源区的第二源极/漏极区上形成第二源极/漏极部件。2.根据权利要求1所述的方法，还包括：在实施所述鳍侧壁拉回工艺以去除所述第二鳍有源区上的所述介电层之前，通过第二干蚀刻对所述第二鳍有源区的所述第二源极/漏极区实施第二凹进工艺，其中，所述第一干蚀刻使所述第一鳍有源区凹进至第一深度；所述第二干蚀刻使所述第二鳍有源区凹进至第二深度；并且所述第二深度小于所述第一深度。3.根据权利要求2所述的方法，其中，所述第一深度在55nm和65nm之间的范围内，并且所述第二深度在45nm和55nm之间的范围内。4.根据权利要求1所述的方法，其中，所述鳍侧壁拉回工艺包括湿蚀刻工艺以选择性地去除所述第二鳍有源区的侧壁上的所述介电层。5.根据权利要求4所述的方法，其中，实施所述第二外延生长以在所述第二源极/漏极区上形成所述第二源极/漏极部件包括直接在所述第二鳍有源区的侧壁上形成所述第二源极/漏极部件。6.根据权利要求4所述的方法，其中，实施所述第二外延生长以在所述第二源极/漏极区上形成所述第二源极/漏极部件包括形成所述第二源极/漏极部件，在所述第二源极/漏极部件和所述隔离部件之间产生气隙。7.根据权利要求4所述的方法，其中，实施所述第二外延生长以...

【专利技术属性】
技术研发人员：廖志腾，陈志山，邱意为，郑志玄，翁子展，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71