具有低功率SRAM保持模式的设备制造技术

本申请公开了具有低功率SRAM保持模式的设备。公开了存储器阵列(300A)和集成电路。存储器阵列包括第一组和第二组存储器元件和五个开关(S1‑S5)。第一组存储器元件的每个存储器元件耦合到上轨道和第一节点，而第二组存储器元件的每个存储器元件耦合到第二节点和下轨道。第一开关(S1)耦合在第一节点与第二节点之间；第二开关(S2)耦合在第一节点和下轨道之间；以及第三开关(S3)耦合在第二节点和上轨道之间。第四开关(S4)耦合在第一节点和是下轨道上方的一个二极管压降的电压之间，并且第五开关(S5)耦合在第二节点和是上轨道下方的一个二极管压降的电压之间。

【技术实现步骤摘要】
具有低功率SRAM保持模式的设备
所公开的实施例总体上涉及计算机存储器领域。更具体地，并且不通过任何限制，本公开涉及具有低功率SRAM保持模式的设备。
技术介绍
静态随机存取存储器(SRAM)用在大多数片上系统(SoC)装置上。包括物联网(IoT)装置的许多手持装置需要非常低的功耗和长的电池寿命，但是通常需要这些装置长时间保持SRAM的内容。当至SRAM的电力被关断时，存储在位单元中的数据丢失。然而，当位单元空闲时，即不被读取或写入时，位单元可以被置于保持模式，这使用更少的电力。这是可能的，因为在保持模式期间可以减小SRAM的电压余量(headroom)，因为当字线断开时的静态噪声容限比在字线开启时存取位单元期间更好。减小的余量导致通过位单元的较低泄漏电流。然而，这些系统可能需要很大的占空比，并且通常能量不足，所以即使减小了电压余量，在保持模式期间的SRAM泄漏也是任何SoC的功率预算的重要部分。因此，在保留模式中电力的使用是至关重要的。
技术实现思路
所公开的实施例提供位单元的堆叠，使得第一组位单元可在保持模式期间耦合到第二组位单元，允许来自第一组位单元的泄漏电流被传递到第二组位单元。位于第一组和第二组位单元之间的开关电路在三种模式之间切换：当第一组和第二组位单元分别耦合到上轨道(rail)和下轨道时的功能模式，当第一组和第二组位单元耦合到一起时的保持模式，以及短暂过渡模式，在短暂过渡模式中，第一组位单元通过二极管耦合到下轨道，并且第二组位单元通过二极管耦合到上轨道。在一个方面，公开了一种存储器阵列的实施例。存储器阵列包括第一多个存储器元件，第一多个存储器元件中的每个存储器元件耦合到上轨道及第一节点；第二多个存储器元件，第二多个存储器元件中的每个存储器元件耦合到第二节点和下轨道；耦合在第一节点和第二节点之间的第一开关；耦合在第一节点和下轨道之间的第二开关；耦合在第二节点和上轨道之间的第三开关；第四开关，其耦合在第一节点与是在下轨道上方的一个二极管压降的电压之间；以及第五开关，其耦合在第二节点与是在上轨道下方的一个二极管压降的电压之间。在另一方面，公开了一种集成电路的实施例。集成电路包括第一多个静态随机存取存储器(SRAM)位单元，第一多个SRAM位单元中的每个位单元耦合到上轨道、第一节点和第一位线对；第二多个SRAM位单元，第二多个SRAM位单元中的每个位单元耦合到第二节点、下轨道以及第二位线对；以及耦合到第一节点和第二节点的开关电路，当第一和第二多个SRAM位单元处于保持模式时，开关电路操作以将第一节点耦合到第二节点。附图说明在附图中，通过示例而非限制的方式来说明本公开的实施例，在附图中相同的附图标记表示类似的元件。应该注意的是，在本公开中对“一个(an或one)”实施例的不同参考不一定是相同的实施例，并且这种参考可能意味着至少一个。此外，当结合实施例描述特定的特征、结构或特性时，认为结合其它实施例实现这种特征、结构或特性是在本领域技术人员的知识范围内，无论是没有明确描述。如本文所使用的，术语“耦合(couple或couples)”旨在表示间接的或直接的电连接，除非被认定为可以包括无线连接的“可通信耦合”。因此，如果第一装置耦合到第二装置，则该连接可以通过直接电连接，或通过经由其它装置和连接的间接电连接。附图被结合到说明书中并形成说明书的一部分，以说明本公开的一个或更多个示例性实施例。本公开的各种优点和特征将从以下结合所附权利要求并参考附图进行的详细描述中理解，在附图中：图1A描绘了根据本公开实施例的在功能模式期间一对堆叠的位单元的电路图；图1B描绘了根据本公开实施例的在保持模式期间该对堆叠的位单元的电路图。图2描绘了根据本公开实施例的在保持模式期间经由开关电路耦合的两组位单元；图3A描绘了根据本公开的实施例的用以选择性地耦合两组位单元的开关电路的示意图；图3B描绘了根据本公开的实施例的用于选择性地耦合两组位单元的开关电路的实施方式；图4描绘了根据本公开的实施例的经耦合以控制图3的开关电路的一组信号；图5描绘了根据现有技术的位单元在功能模式期间被耦合时的位单元；以及图6描绘了根据现有技术的位单元在保持模式期间被耦合时的位单元。具体实施方式现在将参考附图详细描述本技术的具体实施例。在本技术的实施例的以下详细描述中，阐述了许多具体细节以便提供对本技术更透彻的理解。然而，对于本领域的普通技术人员而言显而易见的是，可以在没有这些具体细节的情况下实践本技术。在其它情况下，众所周知的特征没有被详细描述以避免不必要地使描述复杂化。图5描绘了根据现有技术的SRAM位单元500，示出了当位单元500处于功能模式并且可被读取或写入时的连接。在所示的实施例中，位单元500包括使用两个交叉耦合的反相器形成的锁存器502，以及在读取和写入操作期间控制对锁存器502的存取的两个存取晶体管M5、M6。第一反相器包括p型晶体管M1和n型晶体管M2，它们具有耦合在一起的相应漏极，而晶体管M1的源极耦合到上轨道，并且晶体管M2的源极耦合到下轨道。类似地，第二反相器包括具有耦合在一起的相应漏极的p型晶体管M3和n型晶体管M4，而晶体管M3的源极耦合到上轨道，并且晶体管M4的源极耦合到下轨道。晶体管M1、M2的栅极耦合到晶体管M3和M4的漏极之间的点，而晶体管M3、M4的栅极耦合到晶体管M1和M2的漏极之间的点。存取晶体管M5具有分别耦合到位线BL和晶体管M1、M2的漏极的源极/漏极端子；存取晶体管M6具有分别耦合到位线BL#和晶体管M3、M4的漏极的源极/漏极端子。晶体管M5、M6两者由字线WL控制。在一个实施例中，晶体管M1、M3是p型金属氧化物硅(PMOS)晶体管，而晶体管M2、M4、M5、M6是n型金属氧化物硅(NMOS)晶体管。图6描绘了相同的位单元在保持模式期间被耦合时的位单元600。在保持模式期间，位单元600的余量被减小以便减少通过位单元的泄漏电流。余量的该减小可以通过减小VDD上的电压或提高VSS上的电压来实现。通常在位单元和位单元阵列的轨道中的一个之间插入二极管，而不是在保持模式期间提供单独的电源电压以供使用。如图6中所示，二极管被实现为二极管耦合的晶体管MRD，其耦合在晶体管M2、M4的源极与下轨道之间。在没有具体示出的第二实施例中，二极管耦合的晶体管MRD反而耦合在上轨道和晶体管M1、M3的源极之间。晶体管MRD通常被设计为使得电路的大约一半的电压落在位单元两端，并且剩下一半的电压落在晶体管MRD两端。理论上可以进一步减小电压，因为大多数的位单元可以用仅仅正常电压的四分之一来保持信息。然而，由于整个阵列的处理中的变化，位单元中通常存在离群值/异常数据(outlier)，其需要更大的电压来保持信息。出于这个原因，通常将电压减小大约一半，从而按比例减小泄漏电流。在电流减半的情况下，SRAM的功率预算也减半。当前，用于提供用于保持模式的减小的电压的二极管与位单元堆叠，即，位单元物理地覆盖二极管。为了节省电力，已经提出了堆叠各种完整模块的建议，诸如处理器/处理器堆叠、存储器/处理器堆叠以及存储器/存储器堆叠。大多数提出的技术需要电平移位器开销，并且许多技术在处理堆叠方面是复杂的。现在参考图1本文档来自技高网...

【技术保护点】
1.一种存储器阵列，包括：第一多个存储器元件，所述第一多个存储器元件中的每个存储器元件耦合到上轨道和第一节点；第二多个存储器元件，所述第二多个存储器元件中的每个存储器元件耦合到第二节点和下轨道；第一开关，其耦合在所述第一节点和所述第二节点之间；第二开关，其耦合在所述第一节点和所述下轨道之间；第三开关，其耦合在所述第二节点和所述上轨道之间；第四开关，其耦合在所述第一节点与是在所述下轨道上方的一个二极管压降的电压之间；以及第五开关，其耦合在所述第二节点与是在所述上轨道下方的一个二极管压降的电压之间。

【技术特征摘要】
2016.12.29 US 15/393,5521.一种存储器阵列，包括：第一多个存储器元件，所述第一多个存储器元件中的每个存储器元件耦合到上轨道和第一节点；第二多个存储器元件，所述第二多个存储器元件中的每个存储器元件耦合到第二节点和下轨道；第一开关，其耦合在所述第一节点和所述第二节点之间；第二开关，其耦合在所述第一节点和所述下轨道之间；第三开关，其耦合在所述第二节点和所述上轨道之间；第四开关，其耦合在所述第一节点与是在所述下轨道上方的一个二极管压降的电压之间；以及第五开关，其耦合在所述第二节点与是在所述上轨道下方的一个二极管压降的电压之间。2.根据权利要求1所述的存储器阵列，其中所述第一开关包括具有耦合到所述第一节点的漏极、耦合到所述第二节点的源极和经耦合以接收指示保持模式的第一信号的栅极的n型金属氧化物硅晶体管即NMOS晶体管。3.根据权利要求2所述的存储器阵列，其中所述第二开关包括第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管具有耦合到所述第一节点的漏极、耦合到所述第三NMOS晶体管的漏极的源极以及经耦合以接收指示功能模式的第二信号的栅极，所述第三NMOS晶体管具有耦合到所述下轨道的源极和经耦合以接收与所述第一信号相反的第三信号的栅极。4.根据权利要求3所述的存储器阵列，其中所述第三开关包括第一p型金属氧化物硅晶体管即PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管具有耦合到所述第二节点的漏极，耦合到所述第二PMOS晶体管的漏极的源极以及经耦合以接收与所述第二信号相反的第四信号的栅极，所述第二PMOS晶体管具有耦合到所述上轨道的源极和经耦合以接收与所述第三信号相反的第五信号的栅极。5.根据权利要求4所述的存储器阵列，其中所述第四开关包括作为二极管耦合的所述第三NMOS晶体管和第四NMOS晶体管，所述第四NMOS晶体管具有耦合到所述第一节点的漏极和耦合到所述第三NMOS晶体管的漏极的源极。6.根据权利要求5所述的存储器阵列，其中所述第五开关包括作...

【专利技术属性】
技术研发人员：V·梅内塞斯，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：新型
国别省市：美国,US