包括垂直存储器单元串及导电通路的存储器电路以及在形成垂直存储器单元串及导电通路时使用的方法技术

一种在形成垂直存储器单元串及导电通路时使用的方法包括向下部材料中形成第一下部开口及第二下部开口。在所述第一下部开口及所述第二下部开口内形成第一材料。在所述下部材料上方且在所述第一下部开口及所述第二下部开口中的所述第一材料上方形成上部材料。穿过所述上部材料形成通向所述第一下部开口中的所述第一材料的第一上部开口。通过所述第一上部开口从所述第一下部开口移除至少大部分所述第一材料，且在所述第一下部开口及所述第一上部开口内为正形成的所述垂直存储器单元串形成沟道材料。在形成所述沟道材料之后，穿过所述上部材料形成通向所述第二下部开口中的所述第一材料的第二上部开口。在所述第二上部开口内形成所述导电通路的导电材料。还揭示独立于形成方法的结构实施例。

Memory circuits including vertical memory unit strings and conductive paths and methods used in forming vertical memory unit strings and conductive paths

A method for forming a vertical memory unit string and conductive path includes forming a first lower opening and a second lower opening in a downward material. A first material is formed in the first lower opening and the second lower opening. An upper material is formed above the lower material and above the first material in the first lower opening and the second lower opening. A first upper opening to the first material in the first lower opening is formed through the upper material. At least most of the first material is removed from the first lower opening by the first upper opening, and channel material is formed in a series of the vertical memory units formed in the first lower opening and the first upper opening. After forming the channel material, a second upper opening to the first material in the second lower opening is formed through the upper material. The conductive material forming the conductive path in the second upper opening. Structural embodiments independent of the formation method are also disclosed.

【技术实现步骤摘要】
【国外来华专利技术】包括垂直存储器单元串及导电通路的存储器电路以及在形成垂直存储器单元串及导电通路时使用的方法
本文中所揭示的实施例涉及包括垂直存储器单元串及导电通路的存储器电路以及在形成垂直存储器单元串及导电通路时使用的方法。
技术介绍
存储器为电子系统提供数据存储。快闪存储器是存储器的一种类型，且在计算机及其它装置中具有众多用途。举例来说，个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，快闪存储器在固态驱动器中用于替换旋转的硬盘驱动器。作为又一实例，快闪存储器用于无线电子装置中，这是因为其使得制造商能够在新的通信协议成为标准化时支持所述新的通信协议，且能够提供使装置远程升级以改进或增强特征的能力。典型快闪存储器包括包含以行及列方式布置的大量存储器单元的存储器阵列。快闪存储器可按块进行擦除及重新编程。NAND可为快闪存储器的基本架构。NAND单元单位包括串联耦合到存储器单元的串联组合(其中串联组合通常称为NAND串)的至少一个选择装置。第7,898,850号美国专利中描述实例性NAND架构。存储器单元串可经布置以水平或垂直延伸。与水平延伸的存储器单元串相比，垂直存储器单元串减小存储器单元所占据的衬底的水平面积，但通常是以增大的垂直厚度为代价。存储器电路的至少一些导电通路可需要延伸穿过增大的垂直厚度，(举例来说)以用于与横向邻近存储器单元串的阵列或在存储器单元串的阵列下方的控制电路连接。此些导电通路的形成可因此些导电通路的高纵横比(即，最大垂直厚度对最小水平厚度)而成问题。附图说明图1是根据本专利技术的实施例的过程中的衬底片段的图解性截面图。图2是在由图1所展示的步骤之后的处理步骤处的图1衬底的视图。图3是在由图2所展示的步骤之后的处理步骤处的图2衬底的视图。图4是图3的图解性俯视图。图5是在由图3所展示的步骤之后的处理步骤处的图3衬底的视图。图6是在由图5所展示的步骤之后的处理步骤处的图5衬底的视图。图7是在由图6所展示的步骤之后的处理步骤处的图6衬底的视图。图8是在由图7所展示的步骤之后的处理步骤处的图7衬底的视图。图9是图8的图解性俯视图。图10是在由图8所展示的步骤之后的处理步骤处的图8衬底的视图。图11是在由图10所展示的步骤之后的处理步骤处的图10衬底的视图。图12是根据本专利技术的实施例的过程中的衬底片段的图解性截面图。图13是根据本专利技术的实施例的过程中的衬底片段的图解性截面图。图14是图13的图解性俯视图。图15是在由图13所展示的步骤之后的处理步骤处的图13衬底的视图。图16是图15的图解性俯视图。图17是根据本专利技术的实施例的过程中的衬底片段的图解性截面图。图18是在由图17所展示的步骤之后的处理步骤处的图17衬底的视图。图19是在由图11所展示的步骤之后的处理步骤处的图11衬底的视图。图20是在由图12所展示的步骤之后的处理步骤处的图12衬底的视图。图21是在由图15所展示的步骤之后的处理步骤处的图15衬底的视图。图22是在由图18所展示的步骤之后的处理步骤处的图18衬底的视图。具体实施方式本专利技术的实施例涵盖在形成垂直存储器单元串及导电通路时使用的方法以及独立于制造方法的包括垂直存储器单元串及导电通路的存储器电路。在此文档中，“水平”是指沿着在制作期间处理衬底所相对的主要表面的大体方向(即，在10°内)，且“垂直”是大体正交于水平的方向。此外，如本文中所使用，“垂直”及“水平”是在三维空间中独立于衬底的定向的相对于彼此大体垂直方向。进一步在此文档中，“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶端”、“底部”、“上方”、“下方”、“底下”及“下面”大体是参考相对于其上制作电路的基底衬底的垂直方向。首先参考图1-11描述根据本专利技术的实例性方法实施例。实例性方法实施例是相对于可通常称为“后栅极”或“替换栅极”处理及成品构造的内容而描述，但可使用任何替代处理(例如，“先栅极”)及成品电路构造。参考图1，衬底片段10可视为包括基底衬底12，基底衬底12可包含导电性/导体/导电(即，本文中以电方式)材料、半导电材料或绝缘性/绝缘体/绝缘(即，本文中以电方式)材料中的任何一或多者。各种材料展示为基底衬底12的构成部分，且各种材料展示于基底衬底12上方。材料可在图1所描绘材料旁边、竖向上从图1所描绘材料向内或竖向上从图1所描绘材料向外。举例来说，集成电路的其它经部分或完全制作的组件可提供于衬底10上方某处、衬底10周围某处或衬底10内某处。还可制作用于操作存储器阵列内的组件的控制及/或其它外围电路，且所述控制及/或其它外围电路可或可不完全地或部分地处于存储器阵列或子阵列内。此外，还可制作多个子阵列，且所述多个子阵列可相对于彼此独立地、协力地或以其它方式操作。如在此文档中所使用，“子阵列”也可视为阵列。无论如何，本文中所描述的材料、区域及结构中的任一者可为同质的或非同质的，且无论如何，本文中所描述的材料、区域及结构中的任一者在其所上覆的任何材料上方可为连续的或不连续的。此外，除非另外陈述，否则可使用任何适合或尚待开发的技术形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入是实例。衬底10可视为包括第一区域14及横向于第一区域14(在一个实施例中，横向紧邻且接触第一区域14)的第二区域16。垂直存储器单元串将形成于第一区域14中，且导电通路将形成于第二区域16中。第一区域14及第二区域16两者均可为存储器阵列的部分或在存储器阵列内。替代地，作为一实例，第一区域14可为存储器阵列的部分，且第二区域16可横向于存储器阵列而定位。实例性衬底12包括具有经导电掺杂源极材料19的半导体材料17(举例来说，单晶硅)，经导电掺杂源极材料19形成于半导体材料17上方或在第一区域14内形成于半导体材料17中，且可包括用于正制作的垂直存储器单元串的电路的一部分。绝缘体20(例如，经掺杂或未经掺杂二氧化硅及/或氮化硅)展示为处于第二区域16中，且绝缘体18(例如，经掺杂或未经掺杂二氧化硅及/或氮化硅)展示为处于第一区域14及第二区域16中、竖向上介于半导体材料17与材料19、20之间。实例性源极材料19是在约900埃厚度的硅化钨下伏层上方的约500埃厚度的经导电掺杂多晶硅。在此文档中，“厚度”本身(不存在前述方向性形容词)定义为从不同组合物的紧邻材料或紧邻区域的最接近表面垂直地穿过给定材料或区域的平均直线距离。另外，本文中所描述的各种材料或区域可具有实质上恒定的厚度或具有可变厚度。如果具有可变厚度，那么除非另外指示，厚度是指平均厚度，且此类材料或区域将因厚度可变而具有某一最小厚度及某一最大厚度。如本文中所使用，“不同组合物”仅需要两种所述材料或区域的可彼此直接抵靠的那些部分在化学上及/或物理上是不同的(举例来说，如果此些材料或区域不是同质的)。如果两种所述材料或区域并不彼此直接抵靠，那么“不同组合物”仅需要两种所述材料或区域的彼此最接近的那些部分在化学上及/或物理上是不同的(如果此些材料或区域不是同质的)。在此文档中，当存在所述材料、区域或结构相对于彼此的至少某一物理触及接触时，材料、区域或结构“直接抵靠”另一者。相比之下，并未前述有“直接”的“在...上方”、“在...本文档来自技高网...

【技术保护点】
1.一种在形成垂直存储器单元串及导电通路时使用的方法，其包括：向下部材料中形成第一下部开口及第二下部开口；在所述第一下部开口及所述第二下部开口内形成第一材料；在所述下部材料上方且在所述第一下部开口及所述第二下部开口中的所述第一材料上方形成上部材料；穿过所述上部材料形成通向所述第一下部开口中的所述第一材料的第一上部开口；通过所述第一上部开口从所述第一下部开口移除至少大部分所述第一材料，且在所述第一下部开口及所述第一上部开口内为正形成的所述垂直存储器单元串形成沟道材料；在形成所述沟道材料之后，穿过所述上部材料形成通向所述第二下部开口中的所述第一材料的第二上部开口；及在所述第二上部开口内形成所述导电通路的导电材料。

【技术特征摘要】
【国外来华专利技术】2016.06.01 US 15/170,1141.一种在形成垂直存储器单元串及导电通路时使用的方法，其包括：向下部材料中形成第一下部开口及第二下部开口；在所述第一下部开口及所述第二下部开口内形成第一材料；在所述下部材料上方且在所述第一下部开口及所述第二下部开口中的所述第一材料上方形成上部材料；穿过所述上部材料形成通向所述第一下部开口中的所述第一材料的第一上部开口；通过所述第一上部开口从所述第一下部开口移除至少大部分所述第一材料，且在所述第一下部开口及所述第一上部开口内为正形成的所述垂直存储器单元串形成沟道材料；在形成所述沟道材料之后，穿过所述上部材料形成通向所述第二下部开口中的所述第一材料的第二上部开口；及在所述第二上部开口内形成所述导电通路的导电材料。2.根据权利要求1所述的方法，其中所述下部材料及所述上部材料个别地包括不同组合物绝缘材料的垂直交替叠层。3.根据权利要求1所述的方法，其中所述移除是从所述第一下部开口移除全部所述第一材料。4.根据权利要求1所述的方法，其中所述移除是从所述第一下部开口移除少于全部所述第一材料。5.根据权利要求1所述的方法，其中所述第一材料为导电性的。6.根据权利要求5所述的方法，其中所述第一材料包括以下各项的组合：a)元素金属、元素金属的混合物或元素金属的合金中的至少一者；及b)导电性金属化合物，a)与b)彼此直接抵靠。7.根据权利要求5所述的方法，其中形成所述第一材料包括：在所述第一下部开口及所述第二下部开口中的每一者中形成导电性容器，所述导电性容器具有相对侧壁及沿垂直横截面在所述相对侧壁之间延伸的基底；及在所述第一下部开口及所述第二下部开口中的每一者中的每一导电性容器内形成导电性填充材料，所述导电性填充材料具有与所述第一下部开口及所述第二下部开口中的每一者中的每一导电性容器的所述相对侧壁及所述基底的组合物不同的组合物。8.根据权利要求7所述的方法，其中所述在所述第二上部开口内形成所述导电通路的所述导电材料包括：在所述第二上部开口中形成另一导电性容器，所述另一导电性容器具有相对侧壁及沿所述垂直横截面在所述相对侧壁之间延伸的基底；及在所述另一导电性容器内形成导电性填充材料，所述另一导电性容器内的所述导电性填充材料具有与所述另一导电性容器的所述相对侧壁及所述基底的组合物不同的组合物。9.根据权利要求1所述的方法，其中所述第一材料为导电性的，且所述第二上部开口中形成的所述导电材料直接电耦合到所述第二下部开口中的所述第一材料。10.根据权利要求1所述的方法，其中在所述从所述第一下部开口移除所述第一材料期间，不从所述第二下部开口移除第一材料。11.根据权利要求10所述的方法，其中在所述从所述第一下部开口移除所述第一材料期间，在所述第二下部开口内的所述第一材料的顶部被所述上部材料完全覆盖。12.根据权利要求1所述的方法，其中在所述穿过所述上部材料形成通向所述第二下部开口中的所述第一材料的所述第二上部开口期间，在所述第一上部开口内的所述沟道材料的顶部被完全覆盖。13.根据权利要求12所述的方法，其中所述沟道材料的所述顶部被具有与所述沟道材料的组合物不同的组合物的牺牲材料完全覆盖，在所述形成所述第二上部开口之后，从所述沟道材料的所述顶部上方移除所述牺牲材料。14.根据权利要求1所述的方法，其中所述第一材料为导电性的，且所述在所述第二上部开口内形成所述导电材料包括在所述第二上部开口中形成具有相对侧壁及沿垂直横截面在所述相对侧壁之间延伸的基底的容器；且所述方法进一步包括：蚀穿所述第二上部开口中的所述容器的所述基底以暴露所述第二下部开口中的所述第一材料；及在所述第二上部开口中直接抵靠所述第二上部开口中的前述容器的所述相对侧壁的所述导电性第一材料而形成导体材料。15.根据权利要求14所述的方法，其中所述第二下部开口中的所述第一材料包括在所述第二下部开口中的导电性容器，所述导电性容器具有相对侧壁及沿所述垂直横截面在所述相对侧壁之间延伸的基底，所述第一材料包括在所述第二下部开口中的所述导电性容器内的导电性填充材料。16.根据权利要求15所述的方法，其中所述导体材料具有与所述填充材料相同的组合物，且是直接抵靠所述填充材料而形成。17.根据权利要求15所述的方法，其中所述第二下部开口内的所述容器...

【专利技术属性】
技术研发人员：朱宏斌，古尔特杰·S·桑胡，库纳尔·R·帕雷克，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US