半导体器件的制造方法技术

本发明专利技术提供了一种半导体器件的制造方法，包括：提供一前端结构，所述前端结构包括衬底，位于所述衬底上的字线，位于所述衬底上且分列于所述字线两侧的控制栅，位于所述控制栅上的字线侧墙，所述字线侧墙暴露出部分所述控制栅；以所述字线侧墙为掩膜刻蚀所述控制栅；以及在暴露出的所述控制栅的侧壁形成一保护层。本发明专利技术提供的通过在暴露出的控制栅的侧壁形成一保护层，及时将控制栅暴露在空气中的部分保护起来。避免了控制栅的侧壁因长时间暴露在空气中而与控制栅刻蚀后产生化学物质发生反应，破坏控制栅结构，进而解决了半导体器件擦除失败以及测试失败的问题，提高了半导体器件的质量。

【技术实现步骤摘要】
半导体器件的制造方法
本专利技术涉及半导体制造领域，尤其是涉及一种半导体器件的制造方法。
技术介绍
随着集成电路器件性能的不断提高和技术的飞速发展，对半导体制造工艺条件的要求也越来越严格。业界大多采用等待时间(Q-Time)控制来避免关键工艺步骤在制造过程中因等候时间过长而受到洁净室环境的影响。在微芯片的制作过程中等待时间(Q-time)和芯片中控制栅电压的最大值、控制栅电压的范围以及晶圆芯片测试有很大的联系。目前，在半导体器件的制造过程中，存在微芯片擦除失败和一些微芯片在晶圆收允测试中出现控制栅电压过大，不符合测试标准的现象，导致生产出的微芯片出现低质量的问题。
技术实现思路
本专利技术的目的在于提供一种半导体器件的制造方法，以解决现有方法中因微芯片擦除失败和晶圆收允测试失败导致的微芯片低质量的问题。为了达到上述目的，本专利技术提供了一种半导体器件的制造方法，包括以下步骤：提供一前端结构，所述前端结构包括衬底，位于所述衬底上的字线，位于所述衬底上且分列于所述字线两侧的控制栅，位于所述控制栅上的字线侧墙，所述字线侧墙暴露出部分所述控制栅；以所述字线侧墙为掩膜刻蚀所述控制栅；以及在暴露出的所述控制栅的侧壁形成一保护层。可选的，所述前端结构还包括分列于所述字线两侧的介电层，所述控制栅位于所述介电层上；在形成所述保护层之前还包括：刻蚀所述介电层，并保留所述介电层的一部分。可选的，所述介电层为ONO叠层，在刻蚀完所述ONO叠层中的氮化硅层后，在所述暴露出的所述控制栅的侧壁形成一保护层。可选的，采用快速氧化的工艺形成所述保护层。可选的，所述快速氧化的工艺参数包括：形成所述保护层所需的时间范围为10～15秒。可选的，所述快速氧化的工艺参数包括：形成的所述保护层的厚度范围为3～8埃。可选的，所述快速氧化的工艺参数包括：形成所述保护层的温度条件为800～900度。可选的，形成的所述保护层所需的时间范围为10～15秒。可选的，形成的所述保护层的厚度范围为3～8埃。可选的，在温度条件为800～900度时，形成所述保护层。可选的，所述保护层为氧化层。可选的，所述控制栅为高掺杂磷多晶硅。可选的，所述高掺杂磷非晶多晶硅的掺杂浓度范围为2.0E20～6.0E20。可选的，刻蚀所述控制栅采用的刻蚀剂包括氢溴酸气体、氯气和四氟化碳气体。可选的，刻蚀所述控制栅后产生副产物，所述副产物中包含氟、氯和氢溴酸。可选的，在所述在暴露出的所述控制栅的侧壁形成一保护层的步骤之后还包括：在形成的整个结构表面沉积一介质层。综上所述，在本专利技术提供的半导体器件的制造方法，包括：提供一前端结构，所述前端结构包括衬底，位于所述衬底上的字线，位于所述衬底上且分列于所述字线两侧的控制栅，位于所述控制栅上的字线侧墙，所述字线侧墙暴露出部分所述控制栅；以所述字线侧墙为掩膜刻蚀所述控制栅；以及在暴露出的所述控制栅的侧壁形成一保护层。本专利技术提供的通过在暴露出的控制栅的侧壁形成一保护层，及时将控制栅暴露在空气中的部分保护起来。避免了控制栅的侧壁因长时间暴露在空气中而与控制栅刻蚀后产生化学物质发生反应，破坏控制栅结构，进而解决了半导体器件擦除失败以及测试失败的问题，提高了半导体器件的质量。附图说明图1为本专利技术实施例提供的半导体器件的制造方法的流程图；图2为本专利技术实施例提供的前端结构的半导体结构示意图；图3为本专利技术实施例提供刻蚀控制栅和介电层后形成的半导体结构示意图；图4为本专利技术实施例提供的形成所述保护层后形成的半导体结构示意图；图5为本专利技术实施例提供的进行预清洗步骤前形成的半导体结构示意图；图6为本专利技术实施例提供的形成介质层的后的半导体结构示意图；其中，11-衬底，12-介质层，13-浮栅，14-介电层，15-控制栅，16-字线侧墙，17-字线，18-保护层，19-介质层。具体实施方式下面将结合示意图对本专利技术的具体实施方式进行更详细的描述。根据下列描述，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。在下面的描述中，应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。如
技术介绍
中所述的，在半导体器件的制造过程中，微芯片出现低质量的问题。主要由于微芯片擦除失败和一些微芯片在晶圆收允测试(WAT)中出现控制栅电压过大，不符合测试标准。专利技术人对擦除失败和晶圆收允测试不合格的微芯片进行半导体失效分析后发现很可能是由于控制栅中出现了孔洞而导致了上述问题。进一步的，在半导体失效分析中，在扫描电子显微镜(SEM)得到的半导体器件的截面图中显示控制栅有一部分被消耗，形成孔洞。在透射电子显微镜(TEM)的截面图下发现上述控制栅形成孔洞的地方位于第二次控制栅刻蚀之后形成的侧墙处。同时通过能量色散X射线荧光光谱仪(EDX)的检测发现在孔洞中存在有氮化硅。通过半导体失效分析得到的数据以及半导体器件在线制造过程中的数据，专利技术人推测上述孔洞的形成可能出现在第二次控制栅刻蚀后至偏移氧化层沉积前这一过程中，而这一过程中的等待时间(Q-time)过长很有可能是导致孔洞形成的根本原因。更进一步的，专利技术人对上述想法进行假设验证。专利技术人对一批微芯片制作过程中的第二次控制栅刻蚀后到偏移氧化层沉积前的等待时间(Q-time)进行了检测，检测后发现，这一批微芯片中出现问题的芯片在第二次控制栅刻蚀后到偏移氧化层沉积前的等待时间(Q-time)都超过了40个小时。接着，专利技术人对多批不同的微芯片重复了上述检测，芯片中擦除失败以及晶圆收允测试失败的芯片在第二次控制栅刻蚀后到偏移氧化层沉积前的等待时间(Q-time)都超过了40个小时，同时芯片控制栅中出现了孔洞。由此可知，出现问题的微芯片在第二次控制栅刻蚀后到偏移氧化层沉积前的等待时间(Q-time)都较长，而等待时间(Q-time)和芯片中控制栅电压的最大值、控制栅电压的范围以及晶圆芯片测试有很大的联系。进一步的，经过专利技术人研究发现，由于芯片中控制栅的材料为高掺杂的多晶硅，而在第二次控制栅刻蚀步骤之后会产生一些副产物，若这些副产物在清洗过程中没有被完全去除(即清洗不干净)，那么在进行器件制作的下一个步骤前(即氧化层预清洗前)，由于经过一较长的等待时间(Q-time)，则残留的副产物就会与高掺杂的多晶硅反应，损坏(腐蚀)控制栅，最终导致控制栅中出现孔洞，降低了生产出的芯片的质量。因此，在制造半导体器件时，为了解决上述问题，本专利技术提供了一种半导体器件的制造方法。参阅图1，其为本专利技术实施例提供的半导体器件的制造方法的流程示意图，如图1所示，所述半导体器件的制造方法包括以下步骤：步骤S1：提供一前端结构，所述前端结构包括衬底，位于所述衬底上的字线，位于所述衬底上且分列于所述字线两侧的控制栅，位于所述控制栅上的字线侧墙，所述字线侧墙暴露出部分所述控制栅；步骤S2：以所述字线侧墙为掩膜刻蚀所述控制栅；以及步骤S3：在暴露出的所述控制栅的侧壁形成一保护层。具体本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，包括：提供一前端结构，所述前端结构包括衬底，位于所述衬底上的字线，位于所述衬底上且分列于所述字线两侧的控制栅，位于所述控制栅上的字线侧墙，所述字线侧墙暴露出部分所述控制栅；以所述字线侧墙为掩膜刻蚀所述控制栅；以及在暴露出的所述控制栅的侧壁形成一保护层。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括：提供一前端结构，所述前端结构包括衬底，位于所述衬底上的字线，位于所述衬底上且分列于所述字线两侧的控制栅，位于所述控制栅上的字线侧墙，所述字线侧墙暴露出部分所述控制栅；以所述字线侧墙为掩膜刻蚀所述控制栅；以及在暴露出的所述控制栅的侧壁形成一保护层。2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述前端结构还包括分列于所述字线两侧的介电层，所述控制栅位于所述介电层上；在形成所述保护层之前还包括：刻蚀所述介电层，并保留所述介电层的一部分。3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述介电层为ONO叠层，在刻蚀完所述ONO叠层中的氮化硅层后，在所述暴露出的所述控制栅的侧壁形成一保护层。4.如权利要求1所述的半导体器件的制造方法，其特征在于，采用快速氧化的工艺形成所述保护层。5.如权利要求4所述的半导体器件的制造方法，其特征在于，所述快速氧化的工艺参数包括：形成所述保护层所需的时间范围为10～15秒。6.如权利要求4所述的半导体器件的制造方法，其特征在于...

【专利技术属性】
技术研发人员：陈宏，曹子贵，王卉，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31