移位寄存器单元及驱动方法、栅极驱动电路及显示装置制造方法及图纸

一种移位寄存器单元及驱动方法、栅极驱动电路及显示装置。一种移位寄存器单元，包括输入电路、第一上拉节点复位电路和输出电路。输入电路包括输入端和位于对上拉节点充电的充电路径中的第一节点，配置为响应于输入端的输入信号对上拉节点和第一节点充电以及之后在第一节点的控制下对第一节点进行放电；第一上拉节点复位电路配置为响应于第一复位信号对上拉节点进行复位；输出电路配置为在上拉节点的电平的控制下，将时钟信号输出至输出端。该移位寄存器单元可以避免由于其输入端的晶体管的阈值电压负偏导致的切换扫描方向后无输出的现象，增强了电路的稳定性，并且具有较大的阈值电压偏移余量。

Shift register unit and driving method, grid driving circuit and display device

A shift register unit and driving method, grid driving circuit and display device. A shift register unit includes an input circuit, a first pull node reset circuit and an output circuit. The input circuit includes an input terminal and a first node located in the charging path of the pull-up node, configured to charge the pull-up node and the first node in response to the input signal of the input terminal and then discharge the first node under the control of the first node; the first pull-up node reset circuit is configured to respond to the first reply. The bit signal resets the pull-up node, and the output circuit is configured to output the clock signal to the output under the control of the level of the pull-up node. The shift register unit can avoid the phenomenon of no output after switching the scanning direction due to the negative bias of the threshold voltage of the transistor at the input end, enhance the stability of the circuit, and has a large threshold voltage offset margin.

【技术实现步骤摘要】
移位寄存器单元及驱动方法、栅极驱动电路及显示装置
本公开的实施例涉及一种移位寄存器单元及驱动方法、栅极驱动电路及显示装置。
技术介绍
在显示
，例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(GatedriverOnArray)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。目前的显示面板越来越多地采用GOA技术来对栅线进行驱动。GOA技术有助于实现窄边框，并且可以降低生产成本。
技术实现思路
本公开至少一实施例提供一种移位寄存器单元，包括输入电路、第一上拉节点复位电路和输出电路。所述输入电路包括输入端和位于对上拉节点充电的充电路径中的第一节点，配置为响应于所述输入端的输入信号对所述上拉节点和所述第一节点充电以及之后在所述第一节点的控制下对所述第一节点进行放电；所述第一上拉节点复位电路配置为响应于第一复位信号对所述上拉节点进行复位；所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端。例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第一输入子电路、第二输入子电路和第一节点放电子电路。所述第一输入子电路配置为响应于所述输入信号将所述第一节点充电至第一电平；所述第二输入子电路配置为响应于所述输入信号将所述上拉节点充电至所述第一电平；所述第一节点放电子电路配置为在所述第一节点的第一电平的控制下可对所述第一节点进行放电。例如，在本公开一实施例提供的移位寄存器单元中，所述第一输入子电路包括第一晶体管，所述第一晶体管的栅极和所述输入端连接以接收所述输入信号，所述第一晶体管的第一极和第一电压端连接以接收第一电压，所述第一晶体管的第二极和所述第一节点连接；所述第二输入子电路包括第二晶体管，所述第二晶体管的栅极和所述输入端连接以接收所述输入信号，所述第二晶体管的第一极和所述第一节点连接，所述第二晶体管的第二极和所述上拉节点连接；所述第一节点放电子电路包括第三晶体管，所述第三晶体管的栅极和第一极彼此电连接，且配置为都和所述第一节点连接，所述第三晶体管的第二极和放电路径连接。例如，在本公开一实施例提供的移位寄存器单元中，所述放电路径为所述输入端。例如，在本公开一实施例提供的移位寄存器单元中，所述第一上拉节点复位电路与所述输入电路对称设置，所述第一上拉节点复位电路包括第一复位端和位于对所述上拉节点复位的复位路径中的第二节点，配置为在所述第二节点的控制下可对所述第二节点进行放电。例如，在本公开一实施例提供的移位寄存器单元中，所述第一上拉节点复位电路包括第一复位子电路、第二复位子电路和第二节点放电子电路。所述第一复位子电路配置为响应于所述第一复位信号对第二节点进行复位；所述第二复位子电路配置为响应于所述第一复位信号将所述上拉节点进行复位；所述第二节点放电子电路配置为在所述第二节点的电平的控制下对所述第二节点进行放电。例如，在本公开一实施例提供的移位寄存器单元中，所述第一复位子电路包括第四晶体管，所述第四晶体管的栅极和第一复位端连接以接收所述第一复位信号，所述第四晶体管的第一极和第二电压端连接以接收第二电压，所述第四晶体管的第二极和所述第二节点连接；所述第二复位子电路包括第五晶体管，所述第五晶体管的栅极和所述第一复位端连接以接收所述第一复位信号，所述第五晶体管的第一极和所述第二节点连接，所述第五晶体管的第二极和所述上拉节点连接；所述第二节点放电子电路包括第六晶体管，所述第六晶体管的栅极和第一极彼此电连接，且配置为都和所述第二节点连接，所述第六晶体管的第二极和所述第一复位端连接。例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第七晶体管和第一存储电容。所述第七晶体管的栅极和所述上拉节点连接，所述第七晶体管的第一极和时钟信号端连接以接收所述时钟信号，所述第七晶体管的第二极和所述输出端连接；所述第一存储电容的第一极和所述上拉节点连接，所述第一存储电容的第二极和所述输出端连接。例如，本公开一实施例提供的移位寄存器单元，还包括第一下拉节点控制电路、上拉节点降噪电路和输出降噪电路。所述第一下拉节点控制电路配置为对下拉节点的电平进行控制；所述上拉节点降噪电路配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；所述输出降噪电路配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。例如，在本公开一实施例提供的移位寄存器单元中，所述第一下拉节点控制电路包括第八晶体管和第九晶体管，所述第八晶体管的栅极和第一极彼此电连接，且配置为都和第三电压端连接以接收第三电压，所述第八晶体管的第二极和所述下拉节点连接，所述第九晶体管的栅极和所述上拉节点连接，所述第九晶体管的第一极和所述下拉节点连接，所述第九晶体管的第二极和第四电压端连接以接收第四电压；所述上拉节点降噪电路包括第十晶体管，所述第十晶体管的栅极和所述下拉节点连接，所述第十晶体管的第一极和所述上拉节点连接，所述第十晶体管的第二极和所述第四电压端连接以接收所述第四电压；所述输出降噪电路包括第十一晶体管，所述第十一晶体管的栅极和所述下拉节点连接，所述第十一晶体管的第一极和所述输出端连接，所述第十一晶体管的第二极和所述第四电压端连接以接收所述第四电压。例如，本公开一实施例提供的移位寄存器单元，还包括第二上拉节点复位电路，其中，所述第二上拉节点复位电路配置为响应于第二复位信号对所述上拉节点进行复位。例如，在本公开一实施例提供的移位寄存器单元中，所述第二上拉节点复位电路包括第十二晶体管，所述第十二晶体管的栅极和第二复位端连接以接收所述第二复位信号，所述第十二晶体管的第一极和所述上拉节点连接，所述第十二晶体管的第二极和第四电压端连接以接收第四电压。例如，本公开一实施例提供的移位寄存器单元，还包括第二下拉节点控制电路，所述第二下拉节点控制电路配置为响应于所述输入信号对下拉节点进行放电。例如，在本公开一实施例提供的移位寄存器单元中，所述第二下拉节点控制电路包括第十三晶体管和第十四晶体管。所述第十三晶体管的栅极和所述输入端连接以接收所述输入信号，所述第十三晶体管的第一极和所述下拉节点连接，所述第十三晶体管的第二极和第四电压端连接以接收第四电压；所述第十四晶体管的栅极和第一复位端连接以接收所述第一复位信号，所述第十四晶体管的第一极和和所述下拉节点连接，所述第十四晶体管的第二极和所述第四电压端连接以接收所述第四电压。本公开至少一实施例还提供一种栅极驱动电路，包括本公开任一实施例所述的移位寄存器单元。本公开至少一实施例还提供一种显示装置，包括本公开一实施例所述的栅极驱动电路。本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：第一阶段，所述输入电路响应于所述输入信号将所述上拉节点和所述第一节点充电至第一电平，所述输出电路输出所述时钟信号的低电平至所述本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，包括：输入电路、第一上拉节点复位电路和输出电路；其中，所述输入电路包括输入端和位于对上拉节点充电的充电路径中的第一节点，配置为响应于所述输入端的输入信号对所述上拉节点和所述第一节点充电以及之后在所述第一节点的控制下对所述第一节点进行放电；所述第一上拉节点复位电路配置为响应于第一复位信号对所述上拉节点进行复位；所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端。

【技术特征摘要】
1.一种移位寄存器单元，包括：输入电路、第一上拉节点复位电路和输出电路；其中，所述输入电路包括输入端和位于对上拉节点充电的充电路径中的第一节点，配置为响应于所述输入端的输入信号对所述上拉节点和所述第一节点充电以及之后在所述第一节点的控制下对所述第一节点进行放电；所述第一上拉节点复位电路配置为响应于第一复位信号对所述上拉节点进行复位；所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端。2.根据权利要求1所述的移位寄存器单元，其中，所述输入电路包括第一输入子电路、第二输入子电路和第一节点放电子电路；所述第一输入子电路配置为响应于所述输入信号将所述第一节点充电至第一电平；所述第二输入子电路配置为响应于所述输入信号将所述上拉节点充电至所述第一电平；所述第一节点放电子电路配置为在所述第一节点的第一电平的控制下可对所述第一节点进行放电。3.根据权利要求2所述移位寄存器单元，其中，所述第一输入子电路包括：第一晶体管，其中，所述第一晶体管的栅极和所述输入端连接以接收所述输入信号，所述第一晶体管的第一极和第一电压端连接以接收第一电压，所述第一晶体管的第二极和所述第一节点连接；所述第二输入子电路包括：第二晶体管，其中，所述第二晶体管的栅极和所述输入端连接以接收所述输入信号，所述第二晶体管的第一极和所述第一节点连接，所述第二晶体管的第二极和所述上拉节点连接；所述第一节点放电子电路包括：第三晶体管，其中，所述第三晶体管的栅极和第一极彼此电连接，且配置为都和所述第一节点连接，所述第三晶体管的第二极和放电路径连接。4.根据权利要求3所述移位寄存器单元，其中，所述放电路径为所述输入端。5.根据权利要求1所述移位寄存器单元，其中，所述第一上拉节点复位电路与所述输入电路对称设置，其中所述第一上拉节点复位电路包括第一复位端和位于对所述上拉节点复位的复位路径中的第二节点，配置为在所述第二节点的控制下可对所述第二节点进行放电。6.根据权利要求5所述的移位寄存器单元，其中，所述第一上拉节点复位电路包括第一复位子电路、第二复位子电路和第二节点放电子电路；其中，所述第一复位子电路配置为响应于所述第一复位信号对第二节点进行复位；所述第二复位子电路配置为响应于所述第一复位信号将所述上拉节点进行复位；所述第二节点放电子电路配置为在所述第二节点的电平的控制下对所述第二节点进行放电。7.根据权利要求6所述的移位寄存器单元，其中，所述第一复位子电路包括：第四晶体管，其中，所述第四晶体管的栅极和第一复位端连接以接收所述第一复位信号，所述第四晶体管的第一极和第二电压端连接以接收第二电压，所述第四晶体管的第二极和所述第二节点连接；所述第二复位子电路包括：第五晶体管，其中，所述第五晶体管的栅极和所述第一复位端连接以接收所述第一复位信号，所述第五晶体管的第一极和所述第二节点连接，所述第五晶体管的第二极和所述上拉节点连接；所述第二节点放电子电路包括：第六晶体管，其中，所述第六晶体管的栅极和第一极彼此电连接，且配置为都和所述第二节点连接，所述第六晶体管的第二极和所述第一复位端连接。8.根据权利要求1-7任一所述的移位寄存器单元，其中，所述输出电路包括：第七晶体管，其中，所述第七晶体管的栅极和所述上拉节点连接，所述第七晶体管的第一极和时钟信号端连接以接收所述时钟信号，所述第七晶体管的第二极和所述输出端连接；第一存储电容，其中，所述第一存储电容的第一极和所述上拉节点连接，所述第一存储电容的第二极和所述输出端连接。9.根据权利要求1-7任一所述的移位寄存器单元，还包括第一下拉节点控制电路、上拉节点降噪电路和输出降噪电路；其中，所述第一下拉节点控制电路配置为对下拉节点的电平进行控制；所述上拉节点降噪电路配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；所述输出降噪电路配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。10.根据权利要求9所述的移位寄存器单元，其中，所述第一下拉节点控制电路...

【专利技术属性】
技术研发人员：王志冲，郑皓亮，商广良，韩承佑，黄应龙，
申请(专利权)人：京东方科技集团股份有限公司，鄂尔多斯市源盛光电有限责任公司，
类型：发明
国别省市：北京,11