半导体集成电路装置制造方法及图纸

本发明专利技术提供能够抑制本相中的误动作的半导体集成电路装置。在p‑型的半导体基板(30)的正面的表面层设有被HVJT(23)分离，且构成高侧电路区(21)的多个n型阱区(33)。在n型阱区(33)的内部，沿着大致矩形的n型阱区(33)的三个边(33a、33d、33b)选择性地设置有p型分离区(35)，在n型阱区(33)的被p型分离区(35)包围的区域配置有高侧驱动电路(12)。另外，在n型阱区(33)的内部，沿着n型阱区33的配置有p型分离区(35)的边(33a、33d、33b)以外的边(33c)设有第一VB拾取区(36)。至少一组相邻的n型阱区(33)的配置有第一VB拾取区(36)的边(33c)彼此隔着相间区域(24)(p型扩散区34)对置。

【技术实现步骤摘要】
半导体集成电路装置
本专利技术涉及半导体集成电路装置。
技术介绍
以往，已知如下的分离方式，即，在高耐压集成电路装置(HVIC：HighVoltageIntegratedCircuit)中，使用将设置于同一半导体基板(半导体芯片)的高电位侧(高侧)电路区与低电位侧(低侧)电路区用设置于这些电路区之间的高耐压结终端区(HVJT：HighVoltageJunctionTerminationregion)进行电分离的高耐压结。HVIC具有如下功能：将以作为低侧电路区的基准电位的接地电位(ground)GND为基准的输入信号变换成以高侧电路区的基准电位VS为基准且电位比接地电位GND的电位高的信号，并向外部输出。通过该功能，HVIC能够在构成半桥电路的高侧(上臂)的IGBT(InsulatedGateBipolarTransistor：绝缘栅双极型晶体管)的栅极驱动等中使用。这样，由于HVIC用于高侧电路区与低侧电路区之间的信号传递，所以需要在这些的电位不同的区域之间进行电分离。作为将该电位不同的区域之间电分离的分离方式，提出了几种方式，但是利用p型扩散区与n型扩散区之间的pn结来形成上述HVJT的自分离方式能够最低廉地制作(制造)HVIC。扩散区是指通过离子注入等向半导体基板导入杂质而形成的区域。在自分离方式中，利用形成于p型半导体基板的表面层的扩散深度更深的n型扩散区与p型半导体基板的除了该n型扩散区以外的部分(以下，称为p型基板区)之间的pn结而使该n型扩散区与p型基板区自分离。p型基板区被固定到接地电位GND，n型扩散区被固定到高侧驱动电路的最高电位VB。由该n型扩散区构成高侧电路区，在该n型扩散区配置高侧驱动电路。通常，由于高侧电路区的电位比接地电位GND高，所以n型扩散区与p型基板区之间的pn结被反向偏置，不流通电流。然而，如果因噪声等而导致高侧电路区的电位比接地电位GND低(产生负电压浪涌)，则n型扩散区与p型基板区之间的pn结被正向偏置，流通大电流。在该电流过量地流入到电路区的情况下，担心诱发配置于该电路区的电路部的误动作。作为防止这样的电路部的误动作的HVIC，提出了如下装置。在沿着具有大致矩形的平面形状的高侧电路区的三个边而包围高侧电路区的中央部的大致C字状的布局中配置有p型分离区。在高侧电路区的没有配置p型分离区的剩余的一个边配置有用于从半导体芯片引出(拾取)高侧驱动电路的最高电位VB的接触区(以下，称为VB拾取区)(例如，参照下述专利文献1(第0081～0082段、图1))。在下述专利文献1中，流过由p型分离区与n型扩散区(高侧电路区)之间的pn结形成的寄生二极管的载流子(电子/空穴)主要经由用于拾取高侧驱动电路的最高电位VB的VB拾取区附近流向高侧电路区。因此，当在高侧电路区(本相)产生负电压浪涌时，包围该高侧电路区的周围的p型分离区成为电位势垒，空穴向该高侧电路区的注入得到抑制。即，因本相产生的噪声而导致的在本相的电路部的误动作得到抑制。对现有的HVIC的结构进行说明。图21是表示现有的HVIC的平面布局的俯视图。图21是下述专利文献1的图1。平面布局是指从半导体基板(半导体芯片)201的正面侧看到的各部分的平面形状和配置构成。图21所示的现有的HVIC具备分别选择性地设置于p型的半导体基板201的正面的表面层的n型扩散区(n型阱区)202、203、n-型扩散区(n-型阱区)204和p型扩散区211～213。n型扩散区203构成高侧电路区221。在n型扩散区203配置有固定在高侧电路区的基准电位VS的扩散区231、固定在高侧驱动电路的最高电位VB的扩散区232以及各电极衬垫233～235。在扩散区231、232配置有高侧驱动电路。另外，在n型扩散区203选择性地设置有成为与拾取电极214(214a)的接触部的n型接触区212(212a)。拾取电极214(214a)将高侧驱动电路的最高电位VB的电压信号引出并向VB电极衬垫233发送。此外，在n型扩散区203中，以包围这些扩散区212(212a)、231、232和电极衬垫233～235的周围的大致C字状的平面布局、且沿着大致矩形的平面形状的n型扩散区203的三个边设有p型分离区213。在n型扩散区203的剩余的一个边，沿着该一个边选择性地设置有n型接触区212(212b、212c)。n型接触区212(212b、212c)分别与拾取电极214(214b、214c)电连接。p型分离区213沿深度方向贯穿n型扩散区203而与基板背面侧的p型区域(未图示)接触，并被固定到接地电位GND。n型扩散区203的被p型分离区213包围的区域除了n型扩散区203的没有配置p型分离区213的剩余的一个边附近的区域213a以外，均通过n型扩散区203与p型分离区213之间的pn结的自分离方式而与其他区域电分离。p型分离区213在产生负电压浪涌时成为电位势垒，抑制空穴向n型扩散区203的被p型分离区213包围的区域注入。基板背面侧的p型区域是指由于在p型的半导体基板201的、比扩散区202～204距离基板正面更深的部分没有形成这些扩散区202～204，从而作为p型区域残留的部分。在图21中，用散布于分别与各拾取电极214(214a～214c)、216接触的n+型接触区212(212a～212c)和p+型接触区215的涂黑的四边形(■)表示拾取电极214(214a～214c)和后述的拾取电极216。n-型扩散区204、p型扩散区211和n型扩散区202被配置成包围n型扩散区203的周围的大致同心圆状的平面布局。n-型扩散区204在内周侧与n型扩散区203接触，p型扩散区211在内周侧与n-型扩散区204接触。p型扩散区211被固定到接地电位GND。n型扩散区202在内周侧与p型扩散区211接触。以包围n型扩散区203的周围的环状的平面布局在p型扩散区211选择性地设置有p+型接触区215。p+型接触区215与接地电位GND的拾取电极216电连接。由n型接触区212(212a～212c)和n-型扩散区204与p型扩散区211和p+型接触区215之间的pn结形成寄生二极管，由该寄生二极管构成HVJT223。在HVJT223配置有构成高侧驱动电路的置位用和复位用的电平转换电路的n沟道型MOSFET(MetalOxideSemiconductorFieldEffectTransistor：绝缘栅型场效应晶体管)241、242。n型扩散区202构成低侧电路区222。在n型扩散区202配置有低侧驱动电路。另外，作为HVIC的另一个例子，提出了在一个芯片具备三相(3个)栅极驱动电路，分别单独地栅极驱动各相的上臂的IGBT的HVIC(以下，称为三相单芯片HVIC)。在通过自分离方式制作该三相单芯片HVIC的情况下，在同一半导体基板配置利用自分离方式电分离的3个n型扩散区(高侧电路区)，在该3个n型扩散区分别配置有各相的高侧驱动电路。在这样的三相单芯片HVIC中，如果因噪声等而导致p型基板区与他相的n型扩散区之间的pn结被正向偏置而流过大电流，则可能会导致该电流的一部分介由p型基板区流入本相的n型扩散区，诱发配置于本相的n型扩散区的电路部的误动作。即，在三相单芯片本文档来自技高网...

【技术保护点】
1.一种半导体集成电路装置，其特征在于，具备：2个以上的第一导电型的第一半导体区，其以相互分离的方式选择性地设置于半导体基板的正面的表面层；第二导电型的第二半导体区，其选择性地设置于所述第一半导体区的内部，并从所述半导体基板的正面起沿深度方向贯穿所述第一半导体区；第一导电型的第三半导体区，其以与所述第二半导体区分离的方式选择性地设置于所述第一半导体区的内部，且固定在比所述第二半导体区的电位高的电位；以及高电位侧电路，其配置于比所述第三半导体区靠近所述第一半导体区的中央部侧的位置，其中，在相邻的所述第一半导体区中的一个所述第一半导体区的所述高电位侧电路与另一个所述第一半导体区的所述高电位侧电路之间，配置于一个所述第一半导体区的所述第三半导体区隔着配置于另一个所述第一半导体区的所述第三半导体区，且在与该第三半导体区之间不介有所述第二半导体区地与另一个所述第一半导体区的所述高电位侧电路对置。

【技术特征摘要】
2017.03.17 JP 2017-0531781.一种半导体集成电路装置，其特征在于，具备：2个以上的第一导电型的第一半导体区，其以相互分离的方式选择性地设置于半导体基板的正面的表面层；第二导电型的第二半导体区，其选择性地设置于所述第一半导体区的内部，并从所述半导体基板的正面起沿深度方向贯穿所述第一半导体区；第一导电型的第三半导体区，其以与所述第二半导体区分离的方式选择性地设置于所述第一半导体区的内部，且固定在比所述第二半导体区的电位高的电位；以及高电位侧电路，其配置于比所述第三半导体区靠近所述第一半导体区的中央部侧的位置，其中，在相邻的所述第一半导体区中的一个所述第一半导体区的所述高电位侧电路与另一个所述第一半导体区的所述高电位侧电路之间，配置于一个所述第一半导体区的所述第三半导体区隔着配置于另一个所述第一半导体区的所述第三半导体区，且在与该第三半导体区之间不介有所述第二半导体区地与另一个所述第一半导体区的所述高电位侧电路对置。2.根据权利要求1所述的半导体集成电路装置，其特征在于，在相邻的所述第一半导体区中的一个所述第一半导体区的所述高电位侧电路与另一个所述第一半导体区的所述高电位侧电路之间，配置于一个所述第一半导体区的所述第二半导体区隔着配置于另一个所述第一半导体区的所述第二半导体区，且在与该第二半导体区之间不介有所述第三半导体区地与另一个所述第一半导体区的所述高电位侧电路对置。3.根据权利要求1所述的半导体集成电路装置，其特征在于，所述第一半导体...

【专利技术属性】
技术研发人员：田中贵英，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本,JP