一种降采样率可调的自适应数字后台校准电路及方法技术

本发明专利技术涉及一种降采样率可调的自适应数字后台校准电路，包括采样保持电路；第一降采样器；低速高精度参考模数转换器，提供校准时所需的精确参考源；高速待校准模数转换器，是指需要采用校准电路处理的高速模数转换器；自适应数字滤波器；第二降采样器；降采样率调节器；减法器，将参考支路模数转换后数据与待校准支路模数转换后数据相减，完成待校准支路与参考支路的数值比较过程。本发明专利技术还公开了一种降采样率可调的自适应数字后台校准电路的校准方法。本发明专利技术将传统数字后台校准技术中恒定的降采样率改进为可随校准进程不断变化的可调降采样率，在校准中后期增大降采样率，即降低数字电路工作频率，从而降低数字电路功耗。

Adaptive digital background calibration circuit and method with adjustable down sampling rate

The invention relates to an adaptive digital background calibration circuit with adjustable sampling rate, including a sample and hold circuit, a first sample reducer, a low-speed and high-precision reference analog-to-digital converter, which provides an accurate reference source for calibration, and a high-speed analog-to-digital converter to be calibrated, which refers to a high-speed analog-to-digital conversion to be processed by a calibration circuit. Adaptive Digital Filter; Second Desampler; Desampling Rate Regulator; Subtractor, which subtracts the analog-to-digital converted data from the reference branch and the analog-to-digital converted data from the branch to be calibrated, completes the numerical comparison process between the branch to be calibrated and the reference branch. The invention also discloses a calibration method of an adaptive digital background calibration circuit with adjustable sampling rate. The invention improves the constant down sampling rate in the traditional digital background calibration technology to adjustable down sampling rate which changes with the calibration process, increases the down sampling rate in the middle and later period of calibration, that is, reduces the working frequency of the digital circuit, thereby reducing the power consumption of the digital circuit.

【技术实现步骤摘要】
一种降采样率可调的自适应数字后台校准电路及方法
本专利技术涉及数模混合集成电路设计
，尤其是降采样率可调的自适应数字后台校准电路及方法。
技术介绍
近年来，伴随着工艺特征尺寸的日益降低，数字电路的优势日益明显。数字后台校准技术通过将模拟电路的精度问题转换为数字信号处理电路的复杂度问题，成为实现高速高精度模数转换器的主流校准技术。现有一种降采样率可调的自适应数字后台校准技术
技术介绍
参考文件：《IEEETRANSACTIONSONCIRCUITSANDSYSTEMS—I:REGULARPAPERS》第51期《LeastMeanSquareAdaptiveDigitalBackgroundCalibrationofPipelinedAnalog-to-DigitalConverters》和《IEEE2008CustomIntergratedCircuitsConference》的《BackgroundADCCalibrationinDigitalDomain》。该技术有以下不足：低速且高精度的参考模数转换器的降采样率固定，在校准后期校准值趋于稳定阶段，可以采用更大的降采样率来降低数字信号处理电路的工作频率，从而降低其功耗，即固定的降采样率使得数字处理电路存在功耗冗余。
技术实现思路
本专利技术的首要目的在于提供一种对于同样待校准的模数转换器，在精度和速度相同的情况下具有更低的功耗的降采样率可调的自适应数字后台校准电路。为实现上述目的，本专利技术采用了以下技术方案：一种降采样率可调的自适应数字后台校准电路，包括：采样保持电路，对模拟输入信号进行采样，并在后续模数转换期间保持采样信号不变；第一降采样器，对送入参考支路的数据进行降采样处理，保证参考支路的低速高精度参考模数转换器能够正常工作；低速高精度参考模数转换器，提供校准时所需的精确参考源；高速待校准模数转换器，是指需要采用校准电路处理的高速模数转换器；自适应数字滤波器，根据减法器输出的校准误差的值，按照自适应滤波算法，不断更新自适应数字滤波器的权重系数，最终使其输出值趋近于低速高精度参考模数转换器的输出值，完成校准的数值逼近过程；第二降采样器，对待校准支路的高速数据进行降采样处理，且降采样率与参考支路降采样率一致，保证参考支路和待校准支路数据率一致；降采样率调节器，根据减法器输出的校准误差来同时改变第一降采样器和第二降采样器的降采样率；减法器，将参考支路模数转换后数据与待校准支路模数转换后数据相减，完成待校准支路与参考支路的数值比较过程；模拟输入信号Vin先经过采样保持电路处理，再分别送入参考支路和待校准支路进行数模转换；参考支路包括第一降采样器和低速高精度参考模数转换器，采样保持后的模拟输入信号先经过第一降采样器进行降采样处理，再送入低速高精度参考模数转换器进行模数转换，得到数字输出Dref；待校准支路包括高速待校准模数转换器、自适应数字滤波器和第二降采样器，采样保持后的模拟输入信号先送入高速待校准模数转换器进行数模转换，得到数字输出Dout，数字输出Dout通过自适应数字滤波器处理得到Dout1，自适应滤波器根据减法器输出e的值，按照自适应滤波算法，不断更新其权重系数，最终使第二降采样器的输出Dout2趋近于输出Dref，完成校准过程；参考支路得到的Dref和待校准支路得到的Dout2，作为减法器的两个输入，得到校准误差e；校准误差e作为自适应数字滤波器的输入，调节自适应滤波器的权重系数，从而调节其输出Dout1，同时，校准误差e作为降采样率调节器的输入，同时调节第一降采样器和第二降采样器的降采样率。所述降采样率按N、2N和4N方式进行配置，N是降采样器的降采样系数，N倍降采样是指将输入信号的频率降低N倍。所述降采样率调节器包括判断与控制逻辑电路、由控制信号S1控制且降采样率为2的第三降采样器，以及由控制信号S2控制且降采样率为2的第四降采样器；当校准误差e满足1/2eref<e<eref时，判断与控制逻辑输出S1S2＝00，即第三降采样器和第四降采样器均关断，总的降采样率为N；当校准误差e满足1/4eref<e<1/2eref时，判断与控制逻辑输出S1S2＝01或10，即第三降采样器和第四降采样器一个开启一个关断，总的降采样率为2N；当校准误差e满足0<e<1/4eref时，判断与控制逻辑输出S1S2＝11，即第三降采样器和第四降采样器均开启，总的降采样率为4N。本专利技术还公开了一种降采样率可调的自适应数字后台校准电路的校准方法，该方法包括下列顺序的步骤：(1)校准开始后，模拟输入信号Vin通过采样保持电路被分别送入低速高精度参考模数转换器和高速待校准模数转换器进行模数转换，初始状态下，降采样率调节器输出S1S2＝00，即第一降采样器和第二降采样器的降采样率均为N；参考支路中，第一降采样器处理后的输入信号频率降低N倍，因此模数转换所需的采样时钟频率亦可降低N倍，即低速高精度参考模数转换器在采样频率fs/N下输出为Dref；待校准支路中，高速待校准模数转换器在采样频率fs下输出为Dout，Dout经过自适应数字滤波器处理后为Dout1，Dout1再经过第二降采样器进行降采样处理得到Dout2，保证减法器输入的信号速率相同；减法器的实时输出为校准误差e，初始状态下的校准误差为eref；校准初期，当1/2eref<e<eref时，降采样率调节器的输出S1S2＝00，即控制第一降采样器和第二降采样器的降采样率均保持N；自适应数字滤波器按照自适应滤波算法，不断更新滤波器的权重系数，使得Dout2不断逼近Dref，即校准误差e不断减小；(2)校准中期，当1/4eref<e<1/2eref时，降采样率调节器的输出S1S2＝01或10，即控制第一降采样器和第二降采样器的降采样率均保持2N，此时低速高精度参考模数转换器的采样频率为fs/2N，低速高精度参考模数转换器中数字电路的功耗由于其工作频率减半而减半，由于自适应数字滤波器仍在不断更新其权重系数，校准误差e仍会减小；(3)校准后期，当0<e<1/4eref时，降采样率调节器的输出S1S2＝11，即控制第一降采样器和第二降采样器的降采样率均保持4N，此时低速高精度参考模数转换器的采样频率为fs/4N，低速高精度参考模数转换器中数字电路的功耗为校准初期的1/4，此时，自适应数字滤波器仍会不断更新其权重系数，校准误差e继续减小，随着校准误差e的减小，自适应数字滤波器的权重系数更新速度会变慢，最终当校准误差e的变化不会引起自适应数字滤波器的权重系数更新时，校准完成。由上述技术方案可知，本专利技术的优点在于：第一，本专利技术中的降采样率调节器通过对校准初期和校准后期降采样率的不同配置，既保证了校准初期低速高精度参考模数转换器对时钟频率的需求，又减小了校准后期数字电路的功耗冗余；第二，相对于传统的自适应数字后台标准技术，在保证速度与精度的同时，具有更低的功耗；第三，随着器件特征尺寸的缩减，数字校准技术日益成为主流校准技术，对于低功耗高速高精度模数转换器本专利技术的应用价值将本文档来自技高网...

【技术保护点】
1.一种降采样率可调的自适应数字后台校准电路，其特征在于：包括：采样保持电路，对模拟输入信号进行采样，并在后续模数转换期间保持采样信号不变；第一降采样器，对送入参考支路的数据进行降采样处理，保证参考支路的低速高精度参考模数转换器能够正常工作；低速高精度参考模数转换器，提供校准时所需的精确参考源；高速待校准模数转换器，是指需要采用校准电路处理的高速模数转换器；自适应数字滤波器，根据减法器输出的校准误差的值，按照自适应滤波算法，不断更新自适应数字滤波器的权重系数，最终使其输出值趋近于低速高精度参考模数转换器的输出值，完成校准的数值逼近过程；第二降采样器，对待校准支路的高速数据进行降采样处理，且降采样率与参考支路降采样率一致，保证参考支路和待校准支路数据率一致；降采样率调节器，根据减法器输出的校准误差来同时改变第一降采样器和第二降采样器的降采样率；减法器，将参考支路模数转换后数据与待校准支路模数转换后数据相减，完成待校准支路与参考支路的数值比较过程；模拟输入信号Vin先经过采样保持电路处理，再分别送入参考支路和待校准支路进行数模转换；参考支路包括第一降采样器和低速高精度参考模数转换器，采样保持后的模拟输入信号先经过第一降采样器进行降采样处理，再送入低速高精度参考模数转换器进行模数转换，得到数字输出Dref；待校准支路包括高速待校准模数转换器、自适应数字滤波器和第二降采样器，采样保持后的模拟输入信号先送入高速待校准模数转换器进行数模转换，得到数字输出Dout，数字输出Dout通过自适应数字滤波器处理得到Dout1，自适应滤波器根据减法器输出e的值，按照自适应滤波算法，不断更新其权重系数，最终使第二降采样器的输出Dout2趋近于输出Dref，完成校准过程；参考支路得到的Dref和待校准支路得到的Dout2作为减法器的两个输入，得到校准误差e；校准误差e作为自适应数字滤波器的输入，调节自适应滤波器的权重系数，从而调节其输出Dout1，同时，校准误差e作为降采样率调节器的输入，同时调节第一降采样器和第二降采样器的降采样率。...

【技术特征摘要】
1.一种降采样率可调的自适应数字后台校准电路，其特征在于：包括：采样保持电路，对模拟输入信号进行采样，并在后续模数转换期间保持采样信号不变；第一降采样器，对送入参考支路的数据进行降采样处理，保证参考支路的低速高精度参考模数转换器能够正常工作；低速高精度参考模数转换器，提供校准时所需的精确参考源；高速待校准模数转换器，是指需要采用校准电路处理的高速模数转换器；自适应数字滤波器，根据减法器输出的校准误差的值，按照自适应滤波算法，不断更新自适应数字滤波器的权重系数，最终使其输出值趋近于低速高精度参考模数转换器的输出值，完成校准的数值逼近过程；第二降采样器，对待校准支路的高速数据进行降采样处理，且降采样率与参考支路降采样率一致，保证参考支路和待校准支路数据率一致；降采样率调节器，根据减法器输出的校准误差来同时改变第一降采样器和第二降采样器的降采样率；减法器，将参考支路模数转换后数据与待校准支路模数转换后数据相减，完成待校准支路与参考支路的数值比较过程；模拟输入信号Vin先经过采样保持电路处理，再分别送入参考支路和待校准支路进行数模转换；参考支路包括第一降采样器和低速高精度参考模数转换器，采样保持后的模拟输入信号先经过第一降采样器进行降采样处理，再送入低速高精度参考模数转换器进行模数转换，得到数字输出Dref；待校准支路包括高速待校准模数转换器、自适应数字滤波器和第二降采样器，采样保持后的模拟输入信号先送入高速待校准模数转换器进行数模转换，得到数字输出Dout，数字输出Dout通过自适应数字滤波器处理得到Dout1，自适应滤波器根据减法器输出e的值，按照自适应滤波算法，不断更新其权重系数，最终使第二降采样器的输出Dout2趋近于输出Dref，完成校准过程；参考支路得到的Dref和待校准支路得到的Dout2作为减法器的两个输入，得到校准误差e；校准误差e作为自适应数字滤波器的输入，调节自适应滤波器的权重系数，从而调节其输出Dout1，同时，校准误差e作为降采样率调节器的输入，同时调节第一降采样器和第二降采样器的降采样率。2.根据权利要求1所述的降采样率可调的自适应数字后台校准电路，其特征在于：所述降采样率按N、2N和4N方式进行配置，N是降采样器的降采样系数，N倍降采样是指将输入信号的频率降低N倍。3.根据权利要求1所述的降采样率可调的自适应数字后台校准电路，其特征在于：所述降采样率调节器包括判断与控制逻辑电路、由控制信号S1控制且降采样率为2的第三降采样器，以及由控制信号S2控制且降采样率为2的第四降采样器；当校准误差e满足1/2eref<e<eref时，判断与控制逻辑输出S1S2＝00，即第三降采样器和...

【专利技术属性】
技术研发人员：孔德鑫，孙金中，李冬，张明科，莫啸，
申请(专利权)人：中国电子科技集团公司第三十八研究所，
类型：发明
国别省市：安徽,34