基于时间的延迟线模/数转换器制造技术

本发明专利技术的实施例包含一种差分数字延迟线模/数转换器ADC。所述ADC包含：差分数字延迟线；电路，其包含所述差分数字延迟线中所含的一组延迟元件；及另一电路，其包含所述差分数字延迟线中所含的另一组延迟元件。第一电路经配置以生成表示输入的模/数转换的数据。第二电路经配置以校准到所述差分数字延迟线的源。

【技术实现步骤摘要】
【国外来华专利技术】基于时间的延迟线模/数转换器优先权本申请案要求各在2016年4月12日申请的美国临时申请案62/321,668、62/321,685、62/321,687及62/321,694的优先权，且这些美国临时申请案特此以全文并入。
本专利技术涉及基于时间的延迟线模/数转换器(ADC)，特别是涉及具有背景校准、范围调整及超出范围(outofrange)估计的此类转换器。
技术介绍
存在许多不同种类的ADC且其用途通常取决于应用。ADC可根据位的大小而变化，其中模拟信号将被数字化成2n个不同的数字值，其中ADC是n位转换器，其使用n个位来表示模拟值的范围。此外，ADC可包含模拟信号的输入范围。ADC的最低数字化输出(例如，对于8位ADC来说是00000000)可对应于模拟信号输入的下限。ADC的最高数字化输出(例如，对于8位ADC来说是11111111)可对应于模拟信号输入的上限。此类实例值可指定正值或无符号值，但代替地可使用二的补码(two'scomplement)二进制枚举。ADC可具有经定义的带宽，所述带宽可对应于取样率或对模拟信号进行取样的频率。ADC可根据不同的线性度输出值。
技术实现思路
本专利技术的实施例包含一种差分数字延迟线ADC，其包含：差分数字延迟线；第一电路，其包括包含在所述差分数字延迟线中的一组延迟元件；及第二电路，其包括包含在所述差分数字延迟线中的另一组延迟元件。结合上述实施例中的任一实施例，所述第一电路经配置以生成表示输入的模/数转换的数据。结合上述实施例中的任一实施例，所述第二电路经配置以校准到所述差分数字延迟线的源。结合上述实施例中的任一实施例，所述第一电路经配置以测量输入电压与参考电压之间的差。结合上述实施例中的任一实施例，所述ADC包含经配置以将参考电流镜射到所述差分数字延迟线中的每一者的电流源电路。结合上述实施例中的任一实施例，所述电流源电路经配置以将参考电流镜射到所述差分数字延迟线中的每一者，其中所述第二电路经配置以调整所述参考电流以最小化误差。结合上述实施例中的任一实施例，所述ADC包含经配置以将输入差分电压转换为差分电流的跨导器，其中所述第一电路经配置以测量所述差分电流及生成表示所述差分电压的数据。结合上述实施例中的任一实施例，所述ADC包含跨导器，所述跨导器经配置以将输入差分电压转换为差分电流及接受基于所述多个差分数字延迟线的输入以调整电压转电流范围。结合上述实施例中的任一实施例，每一差分数字延迟线包含一连串的电流限制缓冲器。结合上述实施例中的任一实施例，给定差分数字延迟线经配置以按根据施加到所述给定差分数字延迟线的差分电流的速度操作。结合上述实施例中的任一实施例，所述ADC进一步包含锁存器，所述锁存器经配置以在较快差分数字延迟线完成之后保存来自较慢差分数字延迟线的数据。结合上述实施例中的任一实施例，所述ADC包含第三电路，所述第三电路包括包含在所述差分数字延迟线中的又一组延迟元件，其中第三电路经配置以产生用于指示到所述ADC的输入超出输入范围的程度的数据。结合上述实施例中的任一实施例，所述ADC进一步包括用于通过彼此独立地调整所述数字延迟线的长度而校准所述ADC的第三电路。结合上述实施例中的任一实施例，所述ADC进一步包括用于通过彼此独立地调整所述数字延迟线的长度而校准所述ADC的第三电路，所述第三电路包含用于选择性地使用给定数字延迟线的一部分以缩短或延长所述给定数字延迟线的多路复用器。本专利技术的实施例包含一种差分数字延迟线ADC，其包含：差分数字延迟线；第一电路，其包括包含在所述差分数字延迟线中的一组延迟元件；及第二电路，其包括包含在所述差分数字延迟线中的另一组延迟元件。结合上述实施例中的任一实施例，所述第一电路经配置以生成表示输入的模/数转换的数据。结合上述实施例中的任一实施例，所述第二电路经配置以产生用于指示到所述ADC的输入超出输入范围的程度的数据。结合上述实施例中的任一实施例，所述第一电路经配置以测量输入电压与参考电压之间的差。结合上述实施例中的任一实施例，所述ADC包含经配置以将参考电流镜射到所述差分数字延迟线中的每一者的电流源电路。结合上述实施例中的任一实施例，所述ADC包含经配置以将参考电流镜射到所述差分数字延迟线中的每一者的电流源电路，其中所述第二电路经配置以调整所述参考电流以最小化误差。结合上述实施例中的任一实施例，所述ADC包含经配置以将输入差分电压转换为差分电流的跨导器，其中所述第一电路经配置以测量所述差分电流及生成表示所述差分电压的数据。结合上述实施例中的任一实施例，所述跨导器经配置以接受基于所述多个差分数字延迟线的输入以调整电压转电流范围。结合上述实施例中的任一实施例，每一差分数字延迟线包含一连串的电流限制缓冲器。结合上述实施例中的任一实施例，给定差分数字延迟线经配置以按根据施加到所述给定差分数字延迟线的差分电流的速度操作。结合上述实施例中的任一实施例，所述ADC进一步包括锁存器，所述锁存器经配置以在较快差分数字延迟线完成之后保存来自较慢差分数字延迟线的数据。结合上述实施例中的任一实施例，所述ADC进一步包含第三电路，所述第三电路包括包含在所述差分数字延迟线中的又一组延迟元件，其中所述第三电路经配置以校准到所述差分数字延迟线的源。结合上述实施例中的任一实施例，所述ADC进一步包括用于通过彼此独立地调整所述数字延迟线的长度而校准所述ADC的第三电路。结合上述实施例中的任一实施例，所述ADC进一步包括用于通过彼此独立地调整所述数字延迟线的长度而校准所述ADC的第三电路，所述第三电路包含用于选择性地使用给定数字延迟线的一部分以缩短或延长所述给定数字延迟线的多路复用器。本专利技术的实施例包含包含上述实施例中的ADC的任何者的处理器、微控制器、电子装置、裸片封装、半导体封装及半导体装置。本专利技术的实施例包含由上述实施例中的ADC的任何者执行的方法。附图说明图1说明根据本专利技术的实施例的实例超范围保护(overrangeprotection)可变分辨率差分延迟线ADC；图2说明根据本专利技术的实施例的输入电路的表示；图3说明根据本专利技术的实施例的ADC的典型使用模型；图4说明根据本专利技术的实施例的ADC的操作时序图；图5说明根据本专利技术的实施例的实例前端；图6说明根据本专利技术的实施例的实例延迟单元；图7是根据本专利技术的实施例的ADC的更详细视图；图8是根据本专利技术的实施例的经配置以并入ADC的实例系统、微控制器或其它装置的说明；图9是根据本专利技术的实施例的具有ADC的微控制器的说明，所述ADC以用于控制PWM的数字比较器为特征；及图10是根据本专利技术的实施例的ADC的另一更详细视图。具体实施方式图1说明根据本专利技术的实施例的实例超范围保护可变分辨率差分延迟线ADC100。ADC100可用在例如切换模式电力系统(SMPS)中。SMPS控制环路可利用模拟值的测量。控制环路可要求快速、单执行循环测量。在单个循环中读取并作用于由ADC100测量的值可改进SMPS的稳定性及效率。因此，可需要ADC100的极快速实施方案。ADC100的速度可影响ADC100的分辨率，以在运行时间期间在脉宽调制(PWM)循环期间更新PWM命令。ADC100可实施为数字延迟线(DDL)ADC。通过实施为数字延迟本文档来自技高网...

【技术保护点】
1.一种差分数字延迟线模/数转换器ADC，其包括：多个差分数字延迟线；第一电路，其包括包含在所述差分数字延迟线中的一组延迟元件；及第二电路，其包括包含在所述差分数字延迟线中的另一组延迟元件；其中：所述第一电路经配置以生成表示输入的模/数转换的数据；且所述第二电路经配置以校准到所述差分数字延迟线的源。

【技术特征摘要】
【国外来华专利技术】2016.04.12 US 62/321,668;2016.04.12 US 62/321,685;1.一种差分数字延迟线模/数转换器ADC，其包括：多个差分数字延迟线；第一电路，其包括包含在所述差分数字延迟线中的一组延迟元件；及第二电路，其包括包含在所述差分数字延迟线中的另一组延迟元件；其中：所述第一电路经配置以生成表示输入的模/数转换的数据；且所述第二电路经配置以校准到所述差分数字延迟线的源。2.根据权利要求1或3到10中任一权利要求所述的ADC，其中所述第一电路经配置以测量输入电压与参考电压之间的差。3.根据权利要求1到2或5到10中任一权利要求所述的ADC，其进一步包括经配置以将参考电流镜射到所述差分数字延迟线中的每一者的电流源电路。4.根据权利要求1到2或5到10中任一权利要求所述的ADC，其进一步包括经配置以将参考电流镜射到所述差分数字延迟线中的每一者的电流源电路，其中所述第二电路经配置以调整所述参考电流以最小化误差。5.根据权利要求1到4或6到10中任一权利要求所述的ADC，其进一步包括经配置以将输入差分电压转换为差分电流的跨导器，其中所述第一电路经配置以测量所述差分电流及生成表示所述差分电压的数据。6.根据权利要求1到5或7到10中任一权利要求所述的ADC，其进一步包括跨导器，所述跨导器经配置以：将输入差分电压转换为差分电流；及接受基于所述多个差分数字延迟线的输入以调整电压转电流范围。7.根据权利要求1到6或8到10中任一权利要求所述的ADC，其中每一差分数字延迟线包含一连串的电流限制缓冲器。8.根据权利要求1到7或9到10中任一权利要求所述的ADC，其中：给定差分数字延迟线经配置以按根据施加到所述给定差分数字延迟线的差分电流的速度操作；所述ADC进一步包括锁存器；且所述锁存器经配置以在较快差分数字延迟线完成之后保存来自较慢差分数字延迟线的数据。9.根据权利要求1到8或10中任一权利要求所述的ADC，其进一步包括第三电路，所述第三电路包括包含在所述差分数字延迟线中的又一组延迟元件，其中所述第三电路经配置以产生用于指示到所述ADC的输入超出输入范围的程度的数据。10.根据权利要求1到9中任一权利要求所述的ADC，其进一步包括用于通过彼此独立地调整所述数字延迟线的长度而校准所述ADC的第四电路。11.一种差分数字延迟线模/数转换器ADC，其包括：多个差分数字延迟线；第一电路，其包括包含在所述差分数字延迟线中的一组延迟元件；及第二电路，其包括包含在所述差分数字延迟线中的另一组延迟元件；其中：所述第一电路经配置以生成表示输入...

【专利技术属性】
技术研发人员：布赖恩·克里斯，尼尔·多伊彻，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：美国,US