具有可变分辨率的基于时间的延迟线模/数转换器制造技术

本发明专利技术的实施例包含一种差分数字延迟线模/数转换器ADC，其包括包含串联耦合的延迟单元的差分数字延迟线，其中第一延迟线的延迟时间由所述ADC的第一输入控制，且第二延迟线的延迟时间由所述ADC的第二输入控制。所述ADC包含：一对旁通多路复用器，其耦合于所述串联耦合的延迟单元中的预定义节点位置处；锁存器，其各自与所述串联耦合的延迟单元耦合；转换器电路，其与所述多个锁存器耦合且经配置以将来自所述锁存器的数据转换成所述ADC的输出值；及逻辑电路，其经配置以取决于所述差分数字延迟线模/数转换器的选定分辨率而选择从所述串联耦合的延迟单元到所述锁存器的数据。

【技术实现步骤摘要】
【国外来华专利技术】具有可变分辨率的基于时间的延迟线模/数转换器优先权本申请案要求各在2016年4月12日申请的美国临时申请案62/321,668、62/321,685、62/321,687及62/321,694的优先权，且这些美国临时申请案特此以全文并入。
本专利技术涉及基于时间的延迟线模/数转换器(ADC)，特别是涉及具有具背景校准、范围调整及超出范围(outofrange)估计且形成数字比较器的此类转换器的微控制器。
技术介绍
存在许多不同种类的ADC且其用途通常取决于应用。ADC可根据位的大小而变化，其中模拟信号将被数字化成2n个不同的数字值，其中ADC是n位转换器，其使用n个位来表示模拟值的范围。此外，ADC可包含模拟信号的输入范围。ADC的最低数字化输出(例如，对于8位ADC来说是00000000)可对应于模拟信号输入的下限。ADC的最高数字化输出(例如，对于8位ADC来说是11111111)可对应于模拟信号输入的上限。此类实例值可指定正值或无符号值，但代替地可使用二的补码(two'scomplement)二进制枚举。ADC可具有经定义的带宽，所述带宽可对应于取样率或对模拟信号进行取样的频率。ADC可根据不同的线性度输出值。
技术实现思路
本专利技术的实施例包含一种差分数字延迟线ADC，其包含：差分数字延迟线；第一电路，其包括包含在所述差分数字延迟线中的一组延迟元件；及第二电路，其包括包含在所述差分数字延迟线中的另一组延迟元件。结合上述实施例中的任一实施例，所述第一电路经配置以生成表示输入的模/数转换的数据。结合上述实施例中的任一实施例，所述第二电路经配置以校准到所述差分数字延迟线的源。结合上述实施例中的任一实施例，所述第一电路经配置以测量输入电压与参考电压之间的差。结合上述实施例中的任一实施例，所述ADC包含经配置以将参考电流镜射到所述差分数字延迟线中的每一者的电流源电路。结合上述实施例中的任一实施例，所述电流源电路经配置以将参考电流镜射到所述差分数字延迟线中的每一者，其中所述第二电路经配置以调整所述参考电流以最小化误差。结合上述实施例中的任一实施例，所述ADC包含经配置以将输入差分电压转换为差分电流的跨导器，其中所述第一电路经配置以测量所述差分电流及生成表示所述差分电压的数据。结合上述实施例中的任一实施例，所述ADC包含跨导器，所述跨导器经配置以将输入差分电压转换为差分电流及接受基于所述多个差分数字延迟线的输入以调整电压转电流范围。结合上述实施例中的任一实施例，每一差分数字延迟线包含一连串的电流限制缓冲器。结合上述实施例中的任一实施例，给定差分数字延迟线经配置以按根据施加到所述给定差分数字延迟线的差分电流的速度操作。结合上述实施例中的任一实施例，所述ADC进一步包含锁存器，所述锁存器经配置以在较快差分数字延迟线完成之后保存来自较慢差分数字延迟线的数据。结合上述实施例中的任一实施例，所述ADC包含第三电路，所述第三电路包括包含在所述差分数字延迟线中的又另一组延迟元件，其中第三电路经配置以产生用于指示到所述ADC的输入超出输入范围的程度的数据。本专利技术的实施例包含一种差分数字延迟线ADC，其包含：差分数字延迟线；第一电路，其包括包含在所述差分数字延迟线中的一组延迟元件；及第二电路，其包括包含在所述差分数字延迟线中的另一组延迟元件。结合上述实施例中的任一实施例，所述第一电路经配置以生成表示输入的模/数转换的数据。结合上述实施例中的任一实施例，所述第二电路经配置以产生用于指示到所述ADC的输入超出输入范围的程度的数据。结合上述实施例中的任一实施例，所述第一电路经配置以测量输入电压与参考电压之间的差。结合上述实施例中的任一实施例，所述ADC包含经配置以将参考电流镜射到所述差分数字延迟线中的每一者的电流源电路。结合上述实施例中的任一实施例，所述ADC包含经配置以将参考电流镜射到所述差分数字延迟线中的每一者的电流源电路，其中所述第二电路经配置以调整所述参考电流以最小化误差。结合上述实施例中的任一实施例，所述ADC包含经配置以将输入差分电压转换为差分电流的跨导器，其中所述第一电路经配置以测量所述差分电流及生成表示所述差分电压的数据。结合上述实施例中的任一实施例，所述跨导器经配置以接受基于所述多个差分数字延迟线的输入以调整电压转电流范围。结合上述实施例中的任一实施例，每一差分数字延迟线包含一连串的电流限制缓冲器。结合上述实施例中的任一实施例，给定差分数字延迟线经配置以按根据施加到所述给定差分数字延迟线的差分电流的速度操作。结合上述实施例中的任一实施例，所述ADC进一步包括锁存器，所述锁存器经配置以在较快差分数字延迟线完成之后保存来自较慢差分数字延迟线的数据。结合上述实施例中的任一实施例，所述ADC进一步包含第三电路，所述第三电路包括包含在所述差分数字延迟线中的又另一组延迟元件，其中所述第三电路经配置以校准到所述差分数字延迟线的源。本专利技术的实施例包含一种微控制器，所述微控制器具有处理器核心、存储器及包含上述实施例的ADC的任何者的外围装置以及数字比较器。结合上述实施例中的任一实施例，所述数字比较器与所述ADC的输出及相关联寄存器耦合。结合上述实施例中的任一实施例，所述数字比较器的至少一个输出经配置以直接控制所述多个外围装置中的另一外围装置。结合上述实施例中的任一实施例，所述数字比较器具有选自由大于、小于、等于、大于或等于、小于或等于组成的群组的多个输出。结合上述实施例中的任一实施例，所述微控制器包含多个数字比较器，每一数字比较器与所述ADC的输出及相关联寄存器耦合，其中每一数字比较器包括指示所述ADC的所述输出大于所述相关联寄存器的值的第一输出，及指示所述ADC的所述输出小于或等于所述相关联寄存器的所述值的第二输出。结合上述实施例中的任一实施例，所述微控制器包含与数字延迟线模/数转换器的所述输出及至少一个数字比较器的第一输入耦合的内部总线。结合上述实施例中的任一实施例，所述另一外围装置是脉冲宽度调制模块。结合上述实施例中的任一实施例，所述数字比较器的所述输出经配置以直接驱动所述脉冲宽度调制电路的电压调整而绕过软件控制。结合上述实施例中的任一实施例，所述ADC进一步包括第二电路，所述第二电路包括包含在所述差分数字延迟线中的经配置以产生指示到所述ADC的输入超出输入范围的程度的数据的一组延迟元件。结合上述实施例中的任一实施例，所述ADC进一步包括第二电路，所述第二电路包括包含在所述差分数字延迟线中的经配置以校准到所述差分数字延迟线的源的一组延迟元件。结合上述实施例中的任一实施例，所述第一电路经配置以测量输入电压与参考电压之间的差。结合上述实施例中的任一实施例，所述微控制器包含经配置以将参考电流镜射到所述差分数字延迟线中的每一者的电流源电路。结合上述实施例中的任一实施例，所述ADC进一步包括第二电路，所述第二电路包括包含在所述差分数字延迟线中的经配置以校准到所述差分数字延迟线的源的一组延迟元件，且所述微控制器进一步包括经配置以将参考电流镜射到所述差分数字延迟线中的每一者的电流源电路，其中所述第二电路经配置以调整所述参考电流以最小化误差。结合上述实施例中的任一实施例，所述微控制器进一步包含经配置以将输入差分电压转换为差分电流的跨导器本文档来自技高网...

【技术保护点】
1.一种差分数字延迟线模/数转换器ADC，其包括：差分数字延迟线，其包括多个串联耦合的延迟单元，其中第一延迟线的延迟时间由所述ADC的输入端处的第一电压控制，且第二延迟线的延迟时间由所述ADC的所述输入端处的第二电压控制；第一对旁通多路复用器，其耦合于所述串联耦合的延迟单元中的预定义节点位置处；多个锁存器，其各自与所述串联耦合的延迟单元耦合；转换器电路，其与所述多个锁存器耦合且经配置以将来自所述锁存器的数据转换成所述ADC的输出值；及多个逻辑电路，其经配置以取决于所述差分数字延迟线模/数转换器的选定分辨率而选择从所述串联耦合的延迟单元到所述锁存器的数据。

【技术特征摘要】
【国外来华专利技术】2016.04.12 US 62/321,694;2016.04.12 US 62/321,668;1.一种差分数字延迟线模/数转换器ADC，其包括：差分数字延迟线，其包括多个串联耦合的延迟单元，其中第一延迟线的延迟时间由所述ADC的输入端处的第一电压控制，且第二延迟线的延迟时间由所述ADC的所述输入端处的第二电压控制；第一对旁通多路复用器，其耦合于所述串联耦合的延迟单元中的预定义节点位置处；多个锁存器，其各自与所述串联耦合的延迟单元耦合；转换器电路，其与所述多个锁存器耦合且经配置以将来自所述锁存器的数据转换成所述ADC的输出值；及多个逻辑电路，其经配置以取决于所述差分数字延迟线模/数转换器的选定分辨率而选择从所述串联耦合的延迟单元到所述锁存器的数据。2.根据权利要求1或4到14中任一权利要求所述的ADC，其中所述第一对旁通多路复用器放置在所述串联连接的延迟单元的50％点处。3.根据权利要求1或4到14中任一权利要求所述的ADC，其进一步包括放置在所述第一对旁通多路复用器与延迟线末端之间的50％点处的第二对旁通多路复用器，其中所述第二对旁通多路复用器经配置以将所述ADC的分辨率减少一位。4.根据权利要求1到3或5到14中任一权利要求所述的ADC，其中所述第一对旁通多路复用器经配置以选择性地旁通所述差分数字延迟线中的一者以设置所述ADC的偏移。5.根据权利要求1到4或7到14中任一权利要求所述的ADC，其中所述ADC进一步包括第二电路，所述第二电路包括包含在所述差分数字延迟线中的经配置以产生指示到所述ADC的输入超出输入范围的程度的数据的一组延迟元件。6.根据权利要求1到4、7到8或10到14中任一权利要求所述的ADC，其中所述ADC进一步包括第二电路，所述第二电路包括包含在所述差分数字延迟线中的经配置以校准到所述差分数字延迟线的源的一组延迟元件。7.根据权利要求1到6或8到14中任一权利要...

【专利技术属性】
技术研发人员：布赖恩·克里斯，尼尔·多伊彻，托马斯·斯波赫拉，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：美国,US