有带对准栅电极的垂直晶体管的半导体器件及其制造方法技术

一种半导体器件包括衬底上的有源柱。第一源极/漏极区设置在有源柱的顶端处并具有比有源柱更大的宽度。第一绝缘层设置在有源柱的侧壁上，第二绝缘层至少设置在第一源极/漏极区的底表面上。栅电极设置在第一绝缘层和第二绝缘层上。第二源极/漏极区在有源柱的底端处设置在衬底中。还描述了制造方法。

Semiconductor device with vertical transistor with aligned gate electrode and manufacturing method thereof

A semiconductor device includes an active column on a substrate. The first source / drain region is located at the top of the active column and has a wider width than the active column. The first insulating layer is arranged on the side wall of the active column, and the second insulating layer is at least arranged on the bottom surface of the first source/drain region. The gate electrode is arranged on the first insulating layer and the second insulating layer. The second source / drain region is placed on the substrate at the bottom of the active column. The manufacturing method is also described.

【技术实现步骤摘要】
有带对准栅电极的垂直晶体管的半导体器件及其制造方法
本专利技术构思的实施方式涉及半导体器件及其制造方法。
技术介绍
半导体器件由于其小尺寸、多功能特性和/或低制造成本而广泛用于电子工业中。半导体器件可以被分为存储逻辑数据的半导体存储器件、处理逻辑数据的半导体逻辑器件、以及既有半导体存储器件的功能又有半导体逻辑器件的功能的混合半导体器件中的任何一种。由于对高速和/或低电压半导体器件的持续需求，半导体器件已经高度集成以满足这些需求。半导体器件的可靠性可能通过高集成密度而劣化。然而，半导体器件通常需要高可靠性。因此，继续研究用于提高半导体器件可靠性的新技术。
技术实现思路
本专利技术构思的实施方式可以提供具有拥有提高的均匀性的阈值电压的垂直场效应晶体管。本专利技术构思的实施方式还可以提供制造具有减小的晶体管栅长度(例如有效栅长度)的差异的半导体器件的方法。在一些实施方式中，一种半导体器件包括衬底上的有源柱。第一源极/漏极区设置在有源柱的顶端处并具有比有源柱更大的宽度。第一绝缘层设置在有源柱的侧壁上，第二绝缘层至少设置在第一源极/漏极区的底表面上。栅电极设置在第一绝缘层和第二绝缘层上。第二源极/漏极区在有源柱的底端处设置在衬底中。在另外的实施方式中，一种制造半导体器件的方法包括形成从半导体的表面突出的有源柱、在有源柱的底端处在半导体衬底中形成第一源极/漏极区、以及形成覆盖有源柱的第一绝缘层。第一绝缘层的一部分被去除以暴露有源柱的上部，并且第二源极/漏极区形成在有源柱的暴露的上部上，第二源极/漏极区具有比有源柱更大的宽度并与第一绝缘层间隔开。第二绝缘层形成在第二源极/漏极区的侧壁和底表面上。第一绝缘层的一部分被去除以暴露第二绝缘层的底表面和有源柱的侧壁的一部分。栅电极形成在第二绝缘层的底表面上以及在有源柱的侧壁上。在另外的实施方式中，一种半导体器件包括半导体柱、以及邻接半导体柱的端部并具有比半导体柱的宽度更大的宽度的源极/漏极区。第一绝缘层设置在半导体柱的侧壁上，第二绝缘层设置在源极/漏极区的与半导体柱的侧壁相邻的表面上。栅电极设置在第一绝缘层和第二绝缘层上。附图说明本专利技术构思将鉴于附图和所附的详细描述变得更加明显。图1是示出根据本专利技术构思的一些实施方式的半导体器件的俯视图。图2是沿图1的线A-A'截取的剖视图。图3至图15是示出根据另外的实施方式的用于制造半导体器件的操作的剖视图。图16至图18是示出根据本专利技术构思的另外的实施方式的半导体器件的剖视图。具体实施方式在下文中，将参照附图更详细地描述本专利技术构思的实施方式。图1是示出根据本专利技术构思的一些实施方式的半导体器件的俯视图。图2是沿图1的线A-A'截取的剖视图。参照图1和图2，有源柱AP可以从例如硅衬底、锗衬底、硅-锗衬底、II-VI族化合物半导体衬底或III-V族化合物半导体衬底的半导体衬底1突出。有源柱AP可以形成自半导体衬底1。第一源极/漏极区3可以在有源柱AP下方设置在半导体衬底1中。第一源极/漏极区3可以掺杂有N型或P型掺杂剂。当在俯视图中被观察时，第一源极/漏极区3可以与多个有源柱AP重叠。第一绝缘层5可以围绕有源柱AP设置在半导体衬底1上。第一绝缘层5可以比栅极绝缘层25更厚。第一绝缘层5可以由例如氮化物层的单层或者氧化物层和氮化物层的双层形成。在第一绝缘层5由双层形成的情况下，第一绝缘层5的氧化物层可以使氮化物层与半导体衬底1之间的应力松弛。氮化物层可以在下面描述的图案化工艺期间用作蚀刻停止层。相应的第二源极/漏极区15可以设置在有源柱AP的顶端上。第二源极/漏极区15可以掺杂有N型或P型掺杂剂。第二源极/漏极区15可以具有与第一源极/漏极区3相同的导电类型(例如N型或P型)。有源柱AP的第一宽度W1可以小于设置在其上的第二源极/漏极区15的第二宽度W2，使得第二源极/漏极区15可以双侧地突出超过有源柱AP的侧壁。间隔物17可以覆盖第二源极/漏极区15的侧向突起的底表面。间隔物17可以与有源柱AP的上部的侧壁接触。间隔物17可以延伸为接触第二源极/漏极区15的侧壁。欧姆层31可以形成在第二源极/漏极区15上。欧姆层31可以是例如金属硅化物层。间隔物17可以覆盖欧姆层31的侧壁的一部分。间隔物17可以由例如硅氮化物层形成。栅电极27可以围绕有源柱AP的侧壁。栅极绝缘层25可以设置在有源柱AP与栅电极27之间。栅电极27可以覆盖间隔物17的底表面和侧壁的部分。栅电极27也可以延伸为部分地覆盖第一绝缘层5的顶表面。在所示的实施方式中，栅电极27可以延伸为覆盖相邻有源柱AP的侧壁。在一些实施方式中，栅电极27可以包括金属层。第二绝缘层29可以填充有源柱AP之间的空间。第二绝缘层29可以覆盖间隔物17的上部的侧壁、栅电极27和第一绝缘层5。第二绝缘层29的顶表面可以与间隔物17的顶表面基本上共平面。第三绝缘层33可以覆盖第二绝缘层29。上电极35可以设置在第三绝缘层33中并且可以通过欧姆层31电连接到第二源极/漏极区15。上电极35可以与栅电极27间隔开。从间隔物17的底表面到栅电极27的顶表面的第一垂直长度H1可以等于或大于0(零)。从间隔物17的底表面到上电极35的底表面的第二垂直长度H2可以大于第一垂直长度H1。换言之，从栅电极27的顶表面到上电极35的底表面的第三垂直长度H3可以大于0(零)，因此栅电极27可以与上电极35间隔开。栅电极接触37可以穿透第三绝缘层33和第二绝缘层29，从而接触栅电极27的覆盖第一绝缘层5的部分。下电极接触39可以穿透第三绝缘层33、第二绝缘层29和第一绝缘层5，从而接触第一源极/漏极区3。第一源极/漏极区3和第二源极/漏极区15以及围绕有源柱AP的栅电极27可以用作垂直场效应晶体管的部件。在所示的实施方式中，一个栅电极27可以围绕两个相邻的有源柱AP。然而，本专利技术构思的实施方式不限于此。在某些实施方式中，一个栅电极27可以围绕单个有源柱AP或者可以围绕三个或更多个有源柱AP。在一些实施方式中，第一源极/漏极区3和第二源极/漏极区15可以部分地延伸到有源柱AP中。也就是，第一源极/漏极区3和第二源极/漏极区15的掺杂剂可以渗透到有源柱AP的邻近于第一源极/漏极区3和第二源极/漏极区15的部分中。在这样的垂直场效应晶体管中，有效栅长度GL可以不是栅电极27的垂直长度，而是可以对应于从第一绝缘层5的顶表面到间隔物17的底表面的垂直长度。换言之，有效栅长度GL可以至少部分地由间隔物17确定。栅电极27可以包括栅极部分，该栅极部分邻近于有源柱AP以用作一个垂直场效应晶体管中的实质栅电极。有效栅长度GL意思是栅电极27的栅极部分的长度。相反，如果间隔物17不存在并且更短的栅电极形成为仅覆盖有源柱AP的一部分，则由于在蚀刻自其形成栅电极的金属层时的刻蚀速率的差异(例如负载效应)，会发生设置在不同位置处的栅电极的有效栅长度的显著差异。然而，根据本专利技术构思的一些实施方式，间隔物17的底表面的位置可以控制有效栅长度，并且当蚀刻用于形成间隔物17的绝缘层时的蚀刻速率的差异可以比当蚀刻金属层以形成栅电极时造成的蚀刻速率的差异小得多。因此，可以减小晶体管的有效栅长度的差异，这能减小或最小化垂直场效应晶体管的阈值电压的差异。此外，因为第二源极本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：在衬底上的有源柱；第一源极/漏极区，其在所述有源柱的顶端处并具有比所述有源柱更大的宽度；第一绝缘层，其在所述有源柱的侧壁上；第二绝缘层，其至少在所述第一源极/漏极区的底表面上；栅电极，其在所述第一绝缘层和所述第二绝缘层上；以及第二源极/漏极区，其在所述有源柱的底端处在所述衬底中。

【技术特征摘要】
2017.02.24 KR 10-2017-00249481.一种半导体器件，包括：在衬底上的有源柱；第一源极/漏极区，其在所述有源柱的顶端处并具有比所述有源柱更大的宽度；第一绝缘层，其在所述有源柱的侧壁上；第二绝缘层，其至少在所述第一源极/漏极区的底表面上；栅电极，其在所述第一绝缘层和所述第二绝缘层上；以及第二源极/漏极区，其在所述有源柱的底端处在所述衬底中。2.根据权利要求1所述的半导体器件，其中所述第二绝缘层延伸到所述第一源极/漏极区的侧壁上。3.根据权利要求1所述的半导体器件，其中所述栅电极延伸到所述衬底上，以及其中所述半导体器件还包括第三绝缘层，所述第三绝缘层设置在所述栅电极与所述衬底之间并且比所述第一绝缘层更厚。4.根据权利要求3所述的半导体器件，其中所述第三绝缘层包括氧化物层和氮化物层。5.根据权利要求1所述的半导体器件，还包括上电极，所述上电极在所述第一源极/漏极区上且电连接到所述第一源极/漏极区，并且与所述栅电极间隔开。6.根据权利要求5所述的半导体器件，其中所述有源柱包括多个有源柱，并且所述第一源极/漏极区包括分别设置在所述有源柱上的多个第一源极/漏极区，以及其中所述上电极接触所述多个第一源极/漏极区。7.根据权利要求5所述的半导体器件，其中所述有源柱包括多个有源柱，并且所述第一源极/漏极区包括分别设置在所述有源柱上的多个第一源极/漏极区，以及其中所述半导体器件还包括：在所述有源柱之间的掩模图案；以及第三绝缘层，其在所述掩模图案的顶表面和侧壁上、填充所述第一源极/漏极区之间的空间、并与所述上电极接触。8.根据权利要求5所述的半导体器件，其中所述有源柱包括多个有源柱，并且所述第一源极/漏极区包括分别设置在所述有源柱上的多个第一源极/漏极区，以及其中所述半导体器件还包括：第三绝缘层，其设置在所述有源柱之间以及在所述第一源极/漏极区之间并与所述上电极接触；以及第四绝缘层，其在所述第三绝缘层上并与所述上电极的侧壁接触。9.根据权利要求1所述的半导体器件，还包括高k电介质层，所述高k电介质层在所述栅电极与所述第一绝缘层和所述第二绝缘层之间。10.根据权利要求1所述的半导体器件，其中所述有源柱包括多个有源柱，以及其中所述栅电极延伸到所述多个有源柱的侧壁上。11.一种制造半导体器件的方法，所述方法包括：形成从半导体衬底的表面突出的有源柱；在所述有源柱的底端处在所述半导体衬底中形成第一源极/漏极区；形成覆盖所述有源柱的第一绝缘层；去除所述第一绝缘层的一部分以暴露所述有源柱的上部；在所述有...

【专利技术属性】
技术研发人员：朴星一，金昶熹，李允逸，M坎托罗，刘庭均，李东勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR