栅极下方具有子鳍状物电介质区的晶体管制造技术

本公开的实施例描述了一种半导体多栅极晶体管，所述晶体管具有从衬底延伸并包括子鳍状物区和有源区的半导体鳍状物。子鳍状物区可以包括栅极下方的电介质材料区以提供改进的隔离。可以通过利用电介质材料区替换栅极下方的子鳍状物区的部分，接着制造替换栅极结构，来形成电介质材料区。子鳍状物区可以由各种组合和浓度的III‑V族半导体材料构成。有源区可以由不同的III‑V族半导体材料构成。电介质材料区可以由非晶硅构成。可以描述和/或主张其它实施例。

Transistors with sub fin dielectric regions below the grid

The present disclosure describes a semiconductor multi gate transistor, which has a semiconductor fin extending from a substrate and including a subfin and an active region. The sub fin region can include a dielectric material area below the gate to provide improved isolation. The dielectric material region can be formed by replacing the part of the sub fin area below the gate with the dielectric material area, and then replacing the gate structure. The sub fin region can be composed of III and V semiconductor materials of various combinations and concentrations. The active region can be made up of different III V semiconductor materials. The dielectric material area can be made up of amorphous silicon. Other embodiments may be described and / or advocated.

【技术实现步骤摘要】
【国外来华专利技术】栅极下方具有子鳍状物电介质区的晶体管
本公开的实施例总体上涉及半导体集成电路(IC)，并且更具体而言，涉及具有带有栅极区下方的由电介质材料区构成的子鳍状物区的金属氧化物半导体场效应晶体管(MOSFET)的半导体IC。
技术介绍
为了提高集成电路(IC)的性能和容量，已经实现了多栅极MOSFET晶体管，例如三栅极MOSFET晶体管。这些晶体管已经允许对IC上的特征尺寸持续减小，同时相对于平面晶体管提供特定的性能优势。随着对减小特征尺寸的继续推动，晶体管设计可能需要新的半导体材料，其可以单独使用或与硅结合使用，并且可能需要包括设计特征，以在减小的尺寸推动物理边界时，维持和/或改善IC性能和容量。MOSFET晶体管性能的一种度量包括在栅极截止时在源极和漏极之间具有最小电流泄漏的能力。使电流泄漏最小化可能需要设计考虑，以及材料选择考虑。附图说明通过以下具体实施方式，结合附图，将容易理解实施例。为了方便该描述，类似的附图标记指示类似的结构元件。在附图的图中通过举例而非限制的方式示出了实施例。图1示意性示出了根据一些实施例的集成电路(IC)组件的顶视图。图2示意性示出了根据一些实施例的集成电路(IC)组件的截面侧视图。图3A到3E示意性地示出了根据一些实施例的多栅极金属氧化物半导体场效应晶体管的选定特征。图4示意性示出了根据一些实施例的用于制造多栅极晶体管的过程。图5A到5F示意性示出了图4的过程的各种阶段处的多栅极晶体管的各种实施例。图6示意性示出了根据一些实施例的计算装置，该计算装置具有如本文所述的在栅极下方具有电介质子鳍状物区的多栅极金属氧化物半导体场效应晶体管。图7示意性示出了根据一些实施例的计算装置，该计算装置具有如本文所述的在栅极下方具有电介质子鳍状物区的多栅极金属氧化物半导体场效应晶体管。具体实施方式本公开的实施例描述了在栅极区下方具有电介质子鳍状物区的多栅极晶体管，并且还描述了制造多栅极晶体管的过程。描述的其它实施例包括具有本文公开的多栅极晶体管的装置和系统。在下面的描述中示出了许多具体细节，以便提供对各种实施例的充分理解。在其它情况下，可能未对众所周知的半导体工艺和/或制造技术进行特别详细的描述，以免不必要地使本文描述的实施例难以理解。此外，本文中的实施例的图示可以省略特定结构和/或细节，以免使本文描述的实施例难以理解。在以下具体实施方式中将引用附图，附图形成具体实施方式的一部分，其中在所有附图中类似的附图标记指示类似的部分，并且在附图中以例示方式示出了可以实践本公开的主题的实施例。应当理解，可以使用其它实施例并且可以进行结构或逻辑改变而不脱离本公开的范围。因此，以下具体实施方式不应该被理解为限制性的意义，并且实施例的范围仅由所附权利要求及其等同物来界定。出于本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。说明书可以使用基于视角的描述，例如顶部/底部、侧面、上方/下方等。这样的描述仅仅用于方便论述，而并非意在将本文描述的实施例的应用限于任何特定取向。该描述可以使用短语“在实施例中”，其可以指一个或多个相同或不同的实施例。此外，结合本公开的实施例使用的术语“包括”、“包含”、“具有”等是同义的。术语“耦合”可以指直接连接、间接连接或间接连通。本文中可以使用术语“耦合到”和“与……耦合”、连同其全部派生词。“耦合”可以表示如下一种或多种情况。“耦合”可以表示两个或更多元件直接物理和/或电接触。然而，“耦合”还可以表示两个或更多元件彼此间接接触，但仍然彼此合作或交互，并且可以表示一个或多个其它元件耦合或连接在被说成彼此耦合的元件之间。术语“直接耦合”可以表示两个或更多个元件直接接触。作为示例而非限制，“耦合”可以表示两个或更多元件或装置例如由诸如主板的印刷电路板上的电连接耦合。电连接可以提供通过电连接的直接物理耦合。作为示例而非限制，“耦合”可以表示两个或更多元件/装置通过诸如有线和/或无线网络的一个或多个网络链路而协作和/或交互。作为示例而非限制，计算设备可以包括由一个或多个网络链路“耦合的”两个或更多计算装置。在各种实施例中，短语“形成、沉积或通过其它方式设置于第二特征上的第一特征”可以表示第一特征形成、沉积或设置于第二特征上方，并且第一特征的至少一部分可以直接接触(例如，直接物理和电接触)或间接接触(例如，在第一特征和第二特征之间具有一个或多个其它特征)第二特征的至少一部分。如本文所用，术语“电路”可以指代、属于或包括执行一个或多个软件或固件程序、组合逻辑电路、状态机和/或提供所述功能的其它适当部件的专用集成电路(ASIC)、电子电路、处理器(共享、专用或组)和/或存储器(共享、专用或组)。图1示意性示出了根据一些实施例的晶片形式10和单一化形式100的示例性管芯102的顶视图。在一些实施例中，管芯102可以是晶片11的多个管芯(例如，管芯102、103a、103b)之一，晶片11由例如硅或其它适当材料的半导体材料构成。多个管芯可以形成于晶片11的表面上。管芯中的每个可以是半导体产品的重复单元，其包括一个或多个晶体管组件和/或其它器件组件，其它器件组件包括如本文所公开的在栅极区下方具有电介质子鳍状物区的多栅极晶体管。电介质子鳍状物区可以称为电介质材料区或子鳍状物区的电介质材料区，其中子鳍状物区可以是形成于半导体衬底上的半导体鳍状物上的区。在一些实施例中，电介质子鳍状物区可以是非晶硅。在一些实施例中，多栅极晶体管可以是三栅极晶体管。例如，管芯102可以包括具有晶体管结构104和/或其它器件结构的电路，所述结构包括如本文所述的在栅极区下方具有电介质子鳍状物区的多栅极晶体管。在栅极区下方具有电介质子鳍状物区的多栅极晶体管可以在源极和漏极之间提供更好的隔离，从而与在栅极区下方没有电介质子鳍状物区的多栅极晶体管相比实现减小的漏电流和更好的沟道控制。尽管为了简单起见在横贯图1的管芯102的大部分的行中绘示了晶体管结构104，但要理解的是，在其它实施例中晶体管结构104可以被配置成管芯102上的多种其它适当布置中的任一种，例如包括具有比所绘示的尺寸小得多的竖直和水平特征。在完成了管芯中实现的半导体产品的制造过程之后，晶片11可以经历单一化工艺，其中将每个管芯(例如，管芯102)彼此分离，以提供半导体产品的分立“芯片”。晶片11可以是各种大小中的任一种。在一些实施例中，晶片11具有在从大约25.4mm到大约450mm的范围内的直径。在其它实施例中，晶片11可以包括其它大小和/或其它形状。根据各种实施例，晶体管结构104可以设置于晶片形式10或单一化形式100的半导体衬底上。本文描述的晶体管结构104可以并入管芯102中，以用于逻辑器件或存储器或其组合。在一些实施例中，晶体管结构104可以是片上系统(SoC)组件的部分。图2示意性示出了根据一些实施例的集成电路(IC)组件200的截面侧视图。在一些实施例中，IC组件200可以包括与封装衬底121电和/或物理耦合的一个或多个管芯(下文称为“管芯102”)。可以看出，在一些实施例中，封装衬底121可以与电路板122电本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：半导体衬底；半导体鳍状物，从所述半导体衬底延伸并包括与所述半导体衬底相邻的子鳍状物区和所述子鳍状物区的顶部的有源区；源极区和漏极区，形成于所述鳍状物的有源区中；栅极电极结构，形成于所述鳍状物的所述有源区上方并设置于所述源极区和所述漏极区之间；以及电介质材料区，形成于所述栅极电极结构的至少一部分下方的所述子鳍状物区中，其中，所述电介质材料区不延伸通过所述源极区的中线或所述漏极区的中线。

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，包括：半导体衬底；半导体鳍状物，从所述半导体衬底延伸并包括与所述半导体衬底相邻的子鳍状物区和所述子鳍状物区的顶部的有源区；源极区和漏极区，形成于所述鳍状物的有源区中；栅极电极结构，形成于所述鳍状物的所述有源区上方并设置于所述源极区和所述漏极区之间；以及电介质材料区，形成于所述栅极电极结构的至少一部分下方的所述子鳍状物区中，其中，所述电介质材料区不延伸通过所述源极区的中线或所述漏极区的中线。2.根据权利要求1所述的半导体器件，其中，所述子鳍状物区包括第一III-V族半导体材料，所述有源区包括第二III-V族半导体材料，并且所述电介质材料区包括非晶硅。3.根据权利要求1所述的半导体器件，其中，所述半导体衬底包括电介质隔离结构。4.根据权利要求1所述的半导体器件，其中，所述子鳍状物区还包括与所述半导体衬底相邻的衬底区，其中，所述衬底区和所述半导体衬底由半导体材料构成。5.根据权利要求1所述的半导体器件，还包括：耦合到所述子鳍状物区的相对侧的浅沟槽隔离结构。6.根据权利要求5所述的半导体器件，其中，所述浅沟槽隔离结构的顶表面低于所述子鳍状物区和所述半导体鳍状物的有源区之间的界面。7.根据权利要求6所述的半导体器件，其中，所述电介质材料区还包括：耦合到所述浅沟槽隔离结构的所述顶表面的扩展区，其中，所述扩展区在所述栅极的宽度方向上。8.根据权利要求7所述的半导体器件，还包括：高k电介质层，所述高k电介质层耦合到所述有源区的顶表面和两个相对侧表面，耦合到所述电介质材料区的所述扩展区，并且耦合到将所述栅极电极结构与所述源极区和所述漏极区分开的间隔体；以及耦合到所述高k电介质层的栅极电极。9.根据权利要求8所述的半导体器件，其中，所述高k电介质层和所述栅极电极是在替换栅极过程中形成的替换结构。10.根据权利要求8所述的半导体器件，其中，所述源极区包括升高的源极，并且所述漏极区包括升高的漏极。11.根据权利要求10所述的半导体器件，还包括：层间电介质材料，所述层间电介质材料耦合到所述升高的源极、所述升高的漏极、所述浅沟槽隔离结构以及所述间隔体。12.根据权利要求1-11中任一项所述的半导体器件，其中，所述半导体衬底由硅构成，所述子鳍状物区由砷化镓构成，并且所述有源区由砷化铟镓构成。13.一种用于制造半导体器件的过程，包括：在半导体衬底上制造半导体鳍状物，其中，所述半导体鳍状物包括与所述半导体衬底相邻的子鳍状物区以及所述子鳍状物区的顶部的有源区，其中，所述半导体鳍状物包括III-V族半导体；在所述半导体鳍状物上形成牺牲栅极电极结构；在所述牺牲栅极电极结构的相对侧上沉积一对间隔体；蚀刻所述一对间隔体之间的所述牺牲栅极电极结构以暴露所述半导体鳍状物的所述子鳍状物区的一部分；蚀刻所述子鳍状物区的所暴露部分以在所述半导体鳍状物的所述有源区下方的所述子鳍状物区中形成腔；以及向所述腔中沉积绝缘材料。14.根据权利要求13所述的过程，其中，所述绝缘材料是非晶硅。15.根据权利要求13所述的过程，还包括：对所述绝缘材料进行平面化以去除多余的绝缘材料；以及将所述绝缘材料蚀刻到所述一对间隔体之间的所述半导体鳍状物的所述有源区。16.根据权利要求15所述的...

【专利技术属性】
技术研发人员：W·拉赫马迪，M·V·梅茨，G·W·杜威，C·S·莫哈帕特拉，N·M·拉哈尔乌拉比，J·T·卡瓦列罗斯，A·S·默西，T·加尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US