关断型功率半导体器件及其制造方法技术

本发明专利技术涉及一种关断型功率半导体器件，该器件包含多个晶闸管单元，各个晶闸管单元包含：阴极区；基极层；漂移层；阳极层；栅极电极，布置成横向于与基极层接触的阴极区；阴极电极；以及阳极电极。多个晶闸管单元的基极层与栅极电极之间的交界面以及阴极区与阴极电极之间的交界面为扁平且共面的。另外，基极层包括栅极阱区，栅极阱区从它与栅极电极的接触部延伸至深度，深度是阴极区的深度的至少一半，其中，对于任何深度，该深度处的栅极阱区的最小掺杂浓度是该深度处且横向位置处的位于阴极区与栅极阱区之间的基极层的掺杂浓度的1.5倍，其中，在到与第一主侧平行的平面上的正交投影中，该横向位置具有从阴极区起2µm的距离。

Flat gate commutation thyristor

The invention relates to a shut off power semiconductor device, which includes a plurality of thyristor units (52), each thyristor unit (52) containing a cathode area (54a, 54B), a base layer (55), a drift layer (56), an anode layer (58), a gate electrode (510), arranged horizontally to contact with the base layer (55). The cathode region (54a, 54B); cathode electrode (53a, 53B); and anode electrode (59). The interface between the base layer (55) and the gate electrode (510) of the multiple thyristor unit (52) and the interface between the cathode region (54a, 54B) and the cathode electrode (53a, 53B) are flat and coplanar. In addition, the base layer (55) includes a gate well area (522), the gate well area (522) extends from the contact part of the gate electrode (510) to the depth (dW), and the depth (dW) is at least half of the depth (dC) of the cathode region (54a, 54B), in which the minimum admixture of the gate well area (522) at any depth is at any depth. The impurity concentration is 1.5 times the doping concentration of the base layer (55) between the cathode region (54a, 54B) and the gate well area (522) at the depth and the transverse position, in which the transverse position has the distance of 2 m from the cathode region (54a, 54B) in the orthogonal projection to the plane parallel to the first main side (530). The base layer (55) includes a compensation area (524) of the second conduction type, which is arranged directly with the first main side (530) and is located between the cathode region (54a, 54B, 54C) and the gate well area (522), in which the density of the impurities of the first conductive type is at least 0.4 in the compensation area relative to the net doping concentration.

【技术实现步骤摘要】
【国外来华专利技术】扁平栅极换向型晶闸管
本专利技术涉及根据权利要求1的前序的关断型功率半导体器件，并且，涉及用于制造这样的关断型功率半导体器件的方法。
技术介绍
从DE2625917A1得知一种半导体器件，该半导体器件包括半导体主体，该半导体主体具有交替的P传导类型和N传导类型的四个层，这些层构成晶闸管，晶闸管的最外层与邻接的层一起形成发射结(emitterjunctions)。半导体主体还包括集成场效应晶体管部分，该部分用于桥接晶闸管的发射结之一。场效应晶体管的源极和漏极包括相同的传导性类型的区，这些区中的一个区形成与桥接的发射结邻接的发射极层，而这些区中的另一个区包含如下的区：欧姆连接至与发射极层邻接的层，并且，具有与发射极层相同类型的传导性。场效应晶体管具有控制电极，并且，在半导体主体中提供保护性二极管，保护性二极管用于限制半导体主体与场效应晶体管的控制电极之间的电压。布置有晶闸管，以用于光学点火（opticalignition）。为了提供用于晶闸管的点火的栅极电极与P型基极层之间的良好的欧姆接触，在电极的下方提供高掺杂的P+型阱区。从EP0002840A1得知晶闸管，其中，N型阴极发射极区域和高掺杂的P+型栅极区嵌入在P型基极层中。P+型栅极区和N型阴极发射极区域的深度为大约15µm。从EP0283788A1得知一种GTO晶闸管，其中，高掺杂的P+区布置于P掺杂基极区的下方。该P基极区的掺杂剂浓度低于前面提到的P+区中的掺杂剂浓度。该方面的优点是，N发射极区域与P基极区之间的击穿电压很大程度上独立于N发射极区域的穿透的深度以及独立于P基极区域的横向传导性的选择。从US5369291A得知一种电压控制式晶闸管，该电压控制式晶闸管包括阳极与阴极之间的材料本征层。本征层与阴极之间的栅极区包含轻掺杂的P型层，其中，更重掺杂的P型区穿过轻掺杂的层而延伸至本征层中。更重掺杂的P型区散布于阴极的较浅的N掺杂区中。从JP3334509B2得知栅极关断型晶闸管，其无论阴极电极的位置如何都允许相应的区中的统一的关断操作，由此改进它的关闭抗扰度(shutdownimmunity)。晶闸管包括阴极侧上的N发射极层、P基极层、N基极层以及阳极侧上的P发射极层。N发射极层由多个区组成，这些区在P基极层中彼此分离，且沿半径方向延长，并且，阴极电极沉积于发射极层的各个分离区上。栅极电极沉积于P基极层上，以便环绕N发射极层的相应的区。采取板的形式的栅极导线金属形成在如与其相对的栅极电极的几乎整个表面上，并且在中提供有多个开口，以便于环绕阴极电极的区，以及电连接至栅极电极。从JPH04320374A得知，通过在栅极电极上提供绝缘膜，并且，将金属薄膜和绝缘膜的厚度之和设定为比阴极金属电极更厚，从而在短时间内将晶闸管中的高阳极电流关断。通过铝沉积而在阳极表面上形成大约15µm厚的电极。此外，将铝以大约9µm厚度沉积于阴极表面上，以形成薄的阴极电极。进一步将铝以大约2µm厚度沉积于阴极表面上，以形成第一和第二金属栅极电极。同时，将铝以大约11µm厚度沉积于阴极电极上。然后，用绝缘体覆盖阴极侧表面，除了栅极电极和阴极电极的外部端子去除部分（take-outpart）之外。能够借助于热缓冲区（不具有凹槽）而紧压阴极电极，以及，能够实现与具有混合结构的GTO的那些特性等效或比其更好的特性。已知的关断型功率半导体器件是如图1至图3中所示的双模式栅极换向型晶闸管（BGCT）。图1以顶视图示出器件，并且，图2以沿着图1中的线c’c截取的横截面示出器件。在单晶圆1中，BGCT包含彼此并联电连接的多个栅极换向型晶闸管（GCT）单元2。在图1和图2中所示的BGCT中，各个GCT单元2由采取阴极金属化部层的形式的三个阴极电极3、包含三个条状阴极段4的n+掺杂阴极层、p掺杂基极层5、n-掺杂漂移层6、n掺杂缓冲层7、p+掺杂阳极层8以及采取阳极金属化部层的形式的阳极电极9组成。GCT单元2还包括采取栅极金属化部层的形式的栅极电极10，栅极电极10与p掺杂基极层5接触。栅极金属化部层布置成位于其中布置有阴极电极3的平面的下方的平面中，使得栅极电极与阴极电极3垂直地分离。BGCT包括采取在晶圆1的中心的环形金属区的形式的一个单一的栅极接触部11。栅极接触部11与栅极金属化部层直接接触，使得所有的GCT单元2的栅极接触部11和栅极电极10彼此电和热连接。BGCT包含分布于GCT单元2之间的多个二极管单元12。二极管单元12彼此并联电连接，并且电连接至GCT单元2（虽然采用相反的正向）。各个二极管单元12包括阳极电极17、p掺杂阳极层13、n+掺杂阴极层14以及阴极电极16，其中，p掺杂阳极层13和n+掺杂阴极层14通过n-掺杂漂移层6和n掺杂缓冲层7而分离。相邻的GCT单元2和二极管单元12通过多个分离区15而分离。图3示出图2中所示出的BGCT的一段的局部横截面。在图3中，以横截面示出两个阴极段4和这两个阴极段4之间的栅极电极10。在晶圆1的主侧表面上，形成有氧化物钝化层19。形成阴极电极3的金属化部层通过氧化物钝化层19中的第一开口20而与阴极段4接触，并且，形成栅极电极10的金属化部层通过氧化物钝化层19中的第二开口21而与基极层5接触。在氧化物钝化层19和栅极电极10上，在阴极电极3之间形成有聚酰亚胺钝化层18。在图4A至图4C中，图示有用于定义前述的BGCT中的阴极段4的制造方法的步骤。如图4A中所示，在晶圆的主表面上形成图样化的保护氧化物层25，晶圆的主表面包括p掺杂基极层5和形成于p基极层5上的薄的高度n+掺杂层26。在下一个步骤中，使用图样化的保护氧化物层25作为蚀刻掩模，将薄的高度n+掺杂层26和p掺杂基极层5的一部分以大约13µm蚀刻，以获得如图4B中所示的结构。在随后的推进步骤中，将所构造的高度n+掺杂层26’的n型掺杂剂推进到p掺杂基极层5中，以获得如图3中所示的最终结构中的阴极段4。在用于制造BGCT的方法的所有随后的工艺步骤中，即，在形成氧化物钝化层19、阴极电极3、栅极电极10以及聚酰亚胺钝化层18的步骤中，存在如下的问题：必须使包括用于构造层的光致抗蚀剂层的相应的层沉积于在晶圆表面上具有阶梯的晶圆1的所构造的表面上。因此，可能导致与这些层的阶梯覆盖有关的问题。同样地，晶圆表面上的阶梯减小可用于阴极电极3的空间，且因此，限制电和热接触。除了限制电和热接触之外，晶圆表面上的阶梯还使减小某些横向尺寸且限制最小尺寸以及阴极段4的密度变得不可能。例如，由于各个第一开口20（即，阴极开口）与相邻的第二开口21（即，栅极开口）之间的晶圆表面上的阶梯，因而不能使各个第一开口20与相邻的第二开口21之间的距离小于50µm。鉴于上文，本专利技术的目标是，提供能够克服现有技术中的上述问题的关断型功率半导体器件。尤其，本专利技术的目标是，提供关断型功率半导体器件，该关断型功率半导体器件具有多个晶闸管单元，其中，在关断的期间确保关断型功率半导体器件的良好的性能的同时，能够增大分离的阴极区的密度和/或晶闸管单元的密度，能够避免与阶梯覆盖有关的任何问题，且能够增大电和热接触面积。通过根据权利要求1的关断型功率半导体器件而达到本专利技术的目标。在本专利技术的关断型功率半导体器件中，本文档来自技高网...

【技术保护点】
1.一种关断型功率半导体器件，包含：半导体晶圆（51），具有第一主侧（530）和与所述第一主侧（530）相对的第二主侧（531）；多个晶闸管单元（52），按照从所述第一主侧（530）至所述第二主侧（531）的顺序，所述多个晶闸管单元（52）中的各个包含：(a) 第一传导性类型的阴极区（54a、54b、54c）；(b) 与所述第一传导性类型不同的第二传导性类型的基极层（55），其中，所述阴极区（54a、54b、54c）形成为所述基极层（55）中的阱，以形成所述基极层（55）与所述阴极区（54a、54b、54c）之间的第一p‑n结；(c) 所述第一传导性类型的漂移层（56），与所述基极层（55）一起形成第二p‑n结；以及(d) 所述第二传导性类型的阳极层（58），通过所述漂移层（56）而与所述基极层（55）分离，其中，各个晶闸管单元（52）还包含：栅极电极（510），布置成横向于所述阴极区（54a、54b、54c），并且，形成与所述基极层（55）的欧姆接触；阴极电极（53a、53b、53c），布置于所述第一主侧（530）上，并且，形成与所述阴极区（54a、54b、54c）的欧姆接触；以及阳极电极（59），布置于所述第二主侧（531）上，并且，形成与所述阳极层（58）的欧姆接触，其中，所述多个晶闸管单元（52）的所述基极层（55）与所述栅极电极（510）之间的交界面和所述阴极区（54a、54b、54c）与所述阴极电极（53a、53b、53c）之间的交界面为扁平且共面的，以及，其中，所述基极层（55）包括栅极阱区（522），该栅极阱区（522）从所述栅极阱区（522）与所述栅极电极（510）接触的接触部延伸至深度（dW），所述深度（dW）是所述阴极区（54a、54b、54c）的深度（dC）的至少一半，其特征在于，对于任何深度，该深度处的所述栅极阱区（522）的最小掺杂浓度是该深度处且横向位置处的位于所述阴极区（54a、54b、54c）与所述栅极阱区（522）之间的所述基极层（55）的掺杂浓度的1.5倍，其中，在到与所述第一主侧（530）平行的平面上的正交投影中，所述横向位置具有从所述阴极区（54a、54b、54c）起2 µm的距离，以及，所述基极层（55）包括所述第二传导性类型的补偿区（524），所述补偿区布置成与所述第一主侧（530）直接邻接，且位于所述阴极区（54a、54b、54c）与所述栅极阱区（522）之间，其中，第一传导性类型的杂质的密度在所述补偿区中相对于净掺杂浓度至少为0.4。...

【技术特征摘要】
【国外来华专利技术】2015.09.11 EP 15184822.31.一种关断型功率半导体器件，包含：半导体晶圆（51），具有第一主侧（530）和与所述第一主侧（530）相对的第二主侧（531）；多个晶闸管单元（52），按照从所述第一主侧（530）至所述第二主侧（531）的顺序，所述多个晶闸管单元（52）中的各个包含：(a)第一传导性类型的阴极区（54a、54b、54c）；(b)与所述第一传导性类型不同的第二传导性类型的基极层（55），其中，所述阴极区（54a、54b、54c）形成为所述基极层（55）中的阱，以形成所述基极层（55）与所述阴极区（54a、54b、54c）之间的第一p-n结；(c)所述第一传导性类型的漂移层（56），与所述基极层（55）一起形成第二p-n结；以及(d)所述第二传导性类型的阳极层（58），通过所述漂移层（56）而与所述基极层（55）分离，其中，各个晶闸管单元（52）还包含：栅极电极（510），布置成横向于所述阴极区（54a、54b、54c），并且，形成与所述基极层（55）的欧姆接触；阴极电极（53a、53b、53c），布置于所述第一主侧（530）上，并且，形成与所述阴极区（54a、54b、54c）的欧姆接触；以及阳极电极（59），布置于所述第二主侧（531）上，并且，形成与所述阳极层（58）的欧姆接触，其中，所述多个晶闸管单元（52）的所述基极层（55）与所述栅极电极（510）之间的交界面和所述阴极区（54a、54b、54c）与所述阴极电极（53a、53b、53c）之间的交界面为扁平且共面的，以及，其中，所述基极层（55）包括栅极阱区（522），该栅极阱区（522）从所述栅极阱区（522）与所述栅极电极（510）接触的接触部延伸至深度（dW），所述深度（dW）是所述阴极区（54a、54b、54c）的深度（dC）的至少一半，其特征在于，对于任何深度，该深度处的所述栅极阱区（522）的最小掺杂浓度是该深度处且横向位置处的位于所述阴极区（54a、54b、54c）与所述栅极阱区（522）之间的所述基极层（55）的掺杂浓度的1.5倍，其中，在到与所述第一主侧（530）平行的平面上的正交投影中，所述横向位置具有从所述阴极区（54a、54b、54c）起2µm的距离，以及，所述基极层（55）包括所述第二传导性类型的补偿区（524），所述补偿区布置成与所述第一主侧（530）直接邻接，且位于所述阴极区（54a、54b、54c）与所述栅极阱区（522）之间，其中，第一传导性类型的杂质的密度在所述补偿区中相对于净掺杂浓度至少为0.4。2.根据权利要求1所述的关断型功率半导体器件，其中，所述栅极阱区（522）的所述深度（dW）至少是所述阴极区（54a、54b、54c）的所述深度（dC）。3.根据权利要求1或2所述的关断型功率半导体器件，其中，所述栅极阱区（522）的所述深度（dW）为至少5µm或至少10µm。4.根据权利要求1至3中的任一项所述的关断型功率半导体器件，其中，所述阴极区（54a、54b、54c）的所述深度（dC）为至少10µm或至少15µm。5.根据权利要求1至4中的任一项所述的关断型功率半导体器件，其中，所述基极层（55）的一部分的掺杂浓度随着从所述第一主侧（530）起的距离增大而增大，其中，所述基极层（55）的所述一部分布置成与所述第一主侧（530）直接邻接，并且布置成处于所述阴极区（54a、54b、54c）与所述栅极阱区（522）之间。6.根据权利要求1至5...

【专利技术属性】
技术研发人员：M阿尔诺德，U维穆拉帕蒂，
申请(专利权)人：ABB瑞士股份有限公司，
类型：发明
国别省市：瑞士,CH