内存控制电路及其方法技术

一种内存控制电路及其方法。内存控制方法包括：传送第一频率至串行外围接口NOR型闪存；传输一读取指令至该串行外围接口NOR型闪存；等待一读取等待时间，其中该读取等待时间是与该串行外围接口NOR型闪存的规格及该第一频率的周期有关；等待一延迟时间，其中该延迟时间是与一延迟设定值及一第二频率的周期有关，该第一频率不等于该第二频率；接收该串行外围接口NOR型闪存所回传的一读取数据；以及依据该读取数据是否正确调整该延迟时间。本发明专利技术提升串行外围接口NOR型闪存的读取操作的稳定度，而且具有电路简单及可弹性调整等优点。 1

Memory control circuit and its method

A memory control circuit and its method. The memory control methods include: transmitting the first frequency to the serial peripheral interface NOR flash memory; transmitting a reading instruction to the serial peripheral interface NOR flash memory; waiting for a read waiting time, in which the read wait time is related to the specification of the NOR flash memory of the serial peripheral interface and the cycle of the first frequency; wait for a delay. Time, in which the delay time is related to a delay set value and a period of second frequency, which is not equal to the second frequency; receiving the read data returned by the NOR type flash memory of the serial peripheral interface; and the correct adjustment of the delay time according to the read data. The invention improves the stability of the read operation of the serial peripheral interface NOR type flash memory, and has the advantages of simple circuit and flexible adjustment. One

【技术实现步骤摘要】
内存控制电路及其方法
本专利技术是关于内存控制电路，尤其是关于串行外围接口(serialperipheralinterface,SPI)NOR型闪存(NORflash)的控制电路及方法。
技术介绍
图1为已知串行外围接口NOR型闪存的一种应用电路的示意图。系统单芯片30及串行外围接口NOR型闪存20设置于电路板10上。系统单芯片30利用内存控制电路31存取串行外围接口NOR型闪存20的数据。因为系统单芯片30与串行外围接口NOR型闪存20之间的绕线41可能导致数据延迟，所以系统单芯片30还包括中介电路32来解决因为电路板上的绕线41所产生的数据不同步的问题。如此一来，设计系统单芯片30时只需要考虑芯片内的绕线42所引起的数据延迟。然而中介电路32却可能造成系统单芯片30的电路面积增大及成本增加等额外负担。
技术实现思路
鉴于现有技术的不足，本专利技术之一目的在于提供一种内存控制电路及其方法，以克服串行外围接口NOR型闪存的读取延迟。本专利技术公开了一种内存控制电路，用来控制一串行外围接口NOR型闪存，该串行外围接口NOR型闪存根据一第一频率动作，该内存控制电路包括：一接口控制单元，用来接收一第二频率；一序列控制单元，耦接该接口控制单元且根据该第二频率动作，用来传送该第一频率及一读取指令至该串行外围接口NOR型闪存，并且接收一读取数据；以及一数据控制单元，耦接该接口控制单元及该序列控制单元，用来根据一延迟设定值控制该序列控制单元在接收该读取数据前等待一预设时间；其中，该预设时间包含一延迟时间及该串行外围接口NOR型闪存所要求之一读取等待时间，该读取等待时间为该第一频率的周期的倍数，该延迟时间为该第二频率的周期的倍数，且该第一频率不等于该第二频率。本专利技术还公开了一种内存控制方法，用来控制一串行外围接口NOR型闪存，该串行外围接口NOR型闪存根据一第一频率动作，该方法包括：接收一第二频率；传送该第一频率及一读取指令至该串行外围接口NOR型闪存；在接收一读取数据前，根据一延迟设定值等待一预设时间；以及接收该读取数据；其中，该预设时间包含一延迟时间及该串行外围接口NOR型闪存所要求之一读取等待时间，该读取等待时间为该第一频率的周期的倍数，该延迟时间为该第二频率的周期的倍数，该第一频率不等于该第二频率。本专利技术还公开了一种内存控制方法，用来控制一串行外围接口NOR型闪存，该串行外围接口NOR型闪存根据一第一频率动作，该方法包括：传送该第一频率至该串行外围接口NOR型闪存；传输一读取指令至该串行外围接口NOR型闪存；等待一读取等待时间，其中该读取等待时间是与该串行外围接口NOR型闪存的规格及该第一频率的周期有关；等待一延迟时间，其中该延迟时间是与一延迟设定值及一第二频率的周期有关，该第一频率不等于该第二频率；接收该串行外围接口NOR型闪存所回传之一读取数据；以及依据该读取数据是否正确调整该延迟时间。本专利技术的内存控制电路及其方法能够适应性决定一延迟时间，以补偿电路板上及/或芯片内部的绕线所造成的信号延迟。相较于习知方法，本专利技术不需额外的电路即可提升串行外围接口NOR型闪存的读取操作的稳定度，而且具有电路简单及可弹性调整等优点。有关本专利技术的特征、实际操作与功效，将配合附图作实施例详细说明如下。附图说明图1为已知串行外围接口NOR型闪存的一种应用电路的示意图；图2为本专利技术内存控制电路的一实施例的功能框图；图3为对应数据读取操作的时序图；图4为本专利技术的内存控制方法的校正流程的一实施例的流程图；图5为本专利技术的内存控制方法的校正流程的另一实施例的流程图；图6为本专利技术的内存控制方法的一般操作流程的一实施例的流程图；以及图7为本专利技术的内存控制方法的一般操作流程的另一实施例的流程图。具体实施方式以下说明内容的技术用语是参照本
的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。本专利技术的公开内容包括内存控制电路及其方法。由于本专利技术的内存控制电路所包括的部分组件单独而言可能为已知组件，因此在不影响该装置专利技术的充分公开及可实施性的前提下，以下说明对于已知组件的细节将予以节略。此外，本专利技术的内存控制方法的部分或全部流程可以是软件及/或固件的形式，并且可借由本专利技术的内存控制电路或其等效装置来执行，在不影响该方法专利技术的充分公开及可实施性的前提下，以下方法专利技术的说明将着重于步骤内容而非硬件。图2为本专利技术所提出的内存控制电路的一实施例的功能框图，其中内存控制电路200可执行校正流程及一般操作流程。图3为对应图2的数据读取操作的时序图。图4为本专利技术的内存控制方法的校正流程之一实施例的流程图。内存控制电路200包括接口控制单元210、数据控制单元220、缓存器230、缓存单元240以及序列控制单元250。请一并参阅图2、图3及图4，接口控制单元210接收工作频率BUS_CLK(步骤S410)。工作频率BUS_CLK例如是由内存控制电路200所在的系统单芯片的锁相回路产生。接口控制单元210、数据控制单元220及序列控制单元250依据工作频率BUS_CLK动作。序列控制单元250依据工作频率BUS_CLK产生串行外围接口NOR型闪存201所需的内存频率SPI_CLK(步骤S420)，并将内存频率SPI_CLK传送至串行外围接口NOR型闪存(步骤S430)。详言之，序列控制单元250包括除频电路(图未示)，该除频电路将工作频率BUS_CLK除以N(N大于等于2)以得到内存频率SPI_CLK。串行外围接口NOR型闪存201依据内存频率SPI_CLK动作。接下来数据控制单元220决定一延迟设定值(步骤S440)，此延迟设定值可以是数据控制单元220以软件/固件的方式自行产生，或是使用者输入(经由接口控制单元210储存至缓存器230)。接下来数据控制单元220通过序列控制单元250传送读取指令(经由SPI_SI信号)至串行外围接口NOR型闪存201(步骤S450)。如图3所示，数据控制单元220于时间T1发送读取命令Read_cmd，并且于读取指令传送完毕后(时间T2)立即发送读取地址Addr(读取命令Read_cmd及读取地址Addr合称为读取指令)。读取地址Addr于时间T3传送完毕。依据串行外围接口NOR型闪存201规格的定义，于传送完读取指令后，根据特定指令，内存控制电路200需等待一读取等待时间310后才能够开始接收串行外围接口NOR型闪存201所传送的读取数据SPI_SO(步骤S462)，因此理想上内存控制电路200在读取等待时间310结束(时间T4)时即可收到读取数据SPI_SO。举例来说，串行外围接口NOR型闪存201的规格可能规范读取等待时间310为内存频率SPI_CLK的周期的K倍，K为整数。然而因为电路板上及/或芯片内部的信号延迟，延迟后的读取数据SPI_SO_delay于时间T5之后才到达。为了克服数据延迟，数据控制单元220依据延迟设定值及工作频率BUS_CLK控制序列控制单元250额外等待一段延迟时间320(步骤S464)。也就是说，序列控制单元250于传送完读取指令后，共等待了一预设时间(等于读取等待时间310与延迟时间320的总和)(步骤S460)才开始接收读取数据。序列控制单元250本文档来自技高网...

【技术保护点】
1.一种内存控制电路，用来控制一串行外围接口NOR型闪存，该串行外围接口NOR型闪

【技术特征摘要】
1.一种内存控制电路，用来控制一串行外围接口NOR型闪存，该串行外围接口NOR型闪存根据一第一频率动作，该内存控制电路包括：一接口控制单元，用来接收一第二频率；一序列控制单元，耦接该接口控制单元且根据该第二频率动作，用来传送该第一频率及一读取指令至该串行外围接口NOR型闪存，并且接收一读取数据；以及一数据控制单元，耦接该接口控制单元及该序列控制单元，用来根据一延迟设定值控制该序列控制单元于接收该读取数据前等待一预设时间；其中，该预设时间包含一延迟时间及该串行外围接口NOR型闪存所要求的一读取等待时间，该读取等待时间为该第一频率的周期的倍数，该延迟时间为该第二频率的周期的倍数，且该第一频率不等于该第二频率。2.如权利要求1所述的内存控制电路，其中该第二频率的频率是该第一频率的频率的N倍，N为大于等于二的整数。3.如权利要求2所述的内存控制电路，其中该第一频率是由外部提供，或由该接口控制单元根据该第二频率产生。4.如权利要求1所述的内存控制电路，其中该接口控制单元还接收一预期读取数据长度，该数据控制单元是根据该预期读取数据长度判断该读取数据是否已接收完毕。5.一种内存控制方法，用来控制一串行外围接口NOR型闪存，该串行外围接口NOR型闪存根据一第一频率动作，该方法包括：接收一第二频率；传送该第一频率及一读取指令至该串行外围接口NOR型闪存；在接收一读取数据前，根据...

【专利技术属性】
技术研发人员：张雅闵，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾,71