一种芯片顶层覆盖完整性保护方法及装置制造方法及图纸

本申请公开了一种芯片顶层覆盖完整性保护方法及装置，应用于物理层保护电路，物理层保护电路被分为n组，每组m条金属线，包括：产生一组随机二进制数并输入到每组m条金属线的输入端；分别在攻击检测周期和检测周期检测m条金属线的输出信号，检测周期为预先估计的信号在金属线中传输的时间，攻击检测周期为预先估计的当金属线被短接时信号在金属线中传输的时间；如果在攻击检测周期检测出的输出信号与输入的随机二进制数相同，或者在检测周期检测出的输出信号与输入的随机二进制数不同，则判断芯片遭到短接或划断攻击。本申请通过在每个检测周期内对金属线的输入输出信号进行两次对比检测，增大了芯片顶层金属覆盖的防攻击力度。

A chip top level coverage integrity protection method and device

The present application discloses a method and device for protecting the integrity of the top layer coverage of the chip. It is applied to the physical layer protection circuit. The physical layer protection circuit is divided into n groups, each group of M wires, including a set of random binary numbers and input to each group of M wire input ends; separate in the attack detection cycle and detection cycle check. The output signal of the M wire is measured, the detection period is the time of the signal transmitted in the metal line, the attack detection period is estimated in advance when the metal line is transmitted in the wire by the short connection signal; if the output signal detected in the attack detection period is the same as the random binary number of the input, or When the output signal detected in the detection cycle is different from the random binary number, the chip is judged to be short or cut. The application increases the anti attack strength of the metal cover on the top layer of the chip by two contrast tests on the input and output signals of the metal line in each detection cycle.

【技术实现步骤摘要】
一种芯片顶层覆盖完整性保护方法及装置
本专利技术涉及但不限于芯片物理完整性检测
，尤其涉及一种芯片顶层覆盖完整性保护方法及装置。
技术介绍
芯片的侵入式攻击，也称为物理攻击，是指攻击者通过物理手段(如借助特殊的仪器设备)，对芯片内部所展开的信息窥探和恶意破坏行为，包括剥离、探针、聚焦离子束(FocusedIonBeam，FIB)等。现阶段对物理攻击的解决办法之一是顶层金属检测。当芯片遭受物理攻击时，顶层金属会遭到破坏，检测装置会检测到顶层金属受到破坏而发出报警信号。现有顶层金属覆盖完整性逻辑保护电路的设计原理是：在顶层覆盖的多条金属线两端分别增加逻辑门电路，若金属有效连接，则电路逻辑值是应被正确传输的，反之若金属两端逻辑值不等则金属被划断。现有设计通常将顶层覆盖分为n组，每组m条金属线，如图1所示，每条金属线通过多次折叠走线，将整个芯片顶层覆盖。金属线的两端为约定好的固定值或采用比较有规律的变化(如递增、循环)，判断第i条金属线的数据输入din[i]是否等于第i条金属线的数据输出dout[i](i＝0，1，2……m)，每组金属线在等待保证信号传输完成的时间后，通过比对n*m条金属线两端逻辑值是否相等来判断芯片是否遭到攻击。但是，如图2所示，如果攻击者通过FIB攻击将某条金属线的输入端口与输出端口短接，金属线未被划断，只要保证重新连接的金属线信号传输时间短于原金属线的信号传输时间，现有的芯片顶层覆盖完整性保护方法就不能检测出此攻击。此时，金属线不能完整覆盖整个芯片顶层，芯片顶层出现大块面积裸露，攻击者易于通过金属覆盖的空白处对芯片进行更深层次的攻击。因此，现有的芯片顶层覆盖完整性保护方法仅能判断金属线是否被划断，防范的攻击比较单一，防攻击能力较弱。
技术实现思路
为了解决上述技术问题，本专利技术提供了一种芯片顶层覆盖完整性保护方法及装置，能够准确地判断芯片顶层覆盖的金属线是否遭到短接或划断攻击。为了达到本专利技术目的，本专利技术实施例的技术方案是这样实现的：本专利技术实施例提供了一种芯片顶层覆盖完整性保护方法，应用于物理层保护电路，所述物理层保护电路被分为n组，每组m条金属线，所述n、m均为自然数，包括：产生一组随机二进制数；将所述随机二进制数输入到每组m条金属线的输入端；分别在攻击检测周期和检测周期检测所述m条金属线的输出信号，所述检测周期为预先估计的信号在金属线中传输的时间，所述攻击检测周期为预先估计的当金属线被短接时信号在金属线中传输的时间；如果在攻击检测周期检测出的所述m条金属线的输出信号与输入到所述m条金属线的随机二进制数相同，或者，在检测周期检测出的所述m条金属线的输出信号与输入到所述m条金属线的随机二进制数不同，则判断芯片遭到短接或划断攻击。进一步地，所述方法之后还包括：按照预设变化规律对所述随机二进制数进行变化，并将变化后的随机二进制数输入到所述m条金属线的输入端；分别在下一次所述攻击检测周期和下一次所述检测周期检测所述m条金属线的输出信号；如果在下一次攻击检测周期检测出的所述m条金属线的输出信号与所述输入的变化后的随机二进制数相同，或者，在下一次检测周期检测出的所述m条金属线的输出信号与所述输入的变化后的随机二进制数不同，则判断芯片遭到短接或划断攻击。进一步地，所述预设变化规律为：对所述随机二进制数的每一位全部取反。进一步地，所述如果在攻击检测周期检测出的所述m条金属线的输出信号与输入到所述m条金属线的随机二进制数相同，或者，在检测周期检测出的所述m条金属线的输出信号与输入到所述m条金属线的随机二进制数不同，则判断芯片遭到短接或划断攻击，具体包括：如果在所述攻击检测周期和所述检测周期检测出的所述m条金属线的输出信号均与输入到所述m条金属线的随机二进制数相同，则判断芯片遭到短接攻击；如果在所述攻击检测周期和所述检测周期检测出的所述m条金属线的输出信号均与输入到所述m条金属线的随机二进制数不同，则判断芯片遭到划断攻击。本专利技术实施例还提供了一种芯片顶层覆盖完整性保护装置，应用于物理层保护电路，所述物理层保护电路被分为n组，每组m条金属线，所述n、m均为自然数，包括随机数产生单元、控制单元与检测单元，其中：随机数产生单元，用于产生一组随机二进制数，并将所产生的随机二进制数输出至控制单元；控制单元，用于将所述随机二进制数输入到每组的m条金属线的输入端；并接收检测单元在攻击检测周期和检测周期检测出的所述m条金属线的输出信号，如果在攻击检测周期检测出的所述m条金属线的输出信号与输入到所述m条金属线的随机二进制数相同，或者，在检测周期检测出的所述m条金属线的输出信号与输入到所述m条金属线的随机二进制数不同，判断芯片遭到攻击；所述检测单元，用于分别在攻击检测周期和检测周期检测所述m条金属线的输出信号，所述检测周期为信号在金属线中传输的时间，所述攻击检测周期为当金属线被短接时信号在金属线中传输的时间，将在攻击检测周期和检测周期检测出的所述m条金属线的输出信号输出至控制单元。进一步地，所述控制单元还用于，按照预设变化规律对所述随机二进制数进行变化，并将变化后的随机二进制数输入到所述m条金属线的输入端；所述检测单元还用于，分别在下一次攻击检测周期和第二次检测周期检测所述m条金属线的输出信号；如果在下一次攻击检测周期检测出的所述m条金属线的输出信号与所述输入的变化后的随机二进制数相同，或者，在下一次检测周期检测出的所述m条金属线的输出信号与所述输入的变化后的随机二进制数不同，则判断芯片遭到短接或划断攻击。进一步地，所述预设变化规律为：对所述随机二进制数的每一位全部取反。进一步地，所述检测单元的判断芯片遭到攻击，包括：如果在所述攻击检测周期和所述检测周期检测出的所述m条金属线的输出信号均与输入到所述m条金属线的随机二进制数相同，则判断芯片遭到短接攻击；如果在所述攻击检测周期和所述检测周期检测出的所述m条金属线的输出信号均与输入到所述m条金属线的随机二进制数不同，则判断芯片遭到划断攻击。本专利技术的技术方案，具有如下有益效果：本专利技术提供的芯片顶层覆盖完整性保护方法及装置，通过在每个检测周期内对芯片顶层覆盖的金属线的输入输出信号进行两次对比检测，准确地判断出所述金属线是否遭到短接或划断攻击，在不增加芯片面积、不增加设计复杂度的条件下，增大了芯片顶层金属覆盖的防攻击力度，增大了攻击芯片的难度。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为相关技术中的一种芯片顶层覆盖的金属线的折叠结构示意图；图2为图1中的芯片顶层覆盖的金属线，遭到FIB短接攻击时的结构示意图；图3为本专利技术实施例的一种芯片顶层覆盖完整性保护方法的流程示意图；图4为本专利技术实施例的一种芯片顶层覆盖完整性保护装置的结构示意图；图5为本专利技术优选实施例的一种芯片顶层覆盖完整性保护方法的流程示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，下文中将结合附图对本专利技术的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。如图3所示，根据本专利技术的一种芯片顶层覆盖完整性保护方法，应用于物理层保护电路，所本文档来自技高网...

【技术保护点】
一种芯片顶层覆盖完整性保护方法，应用于物理层保护电路，所述物理层保护电路被分为n组，每组m条金属线，所述n、m均为自然数，其特征在于，包括：产生一组随机二进制数；将所述随机二进制数输入到每组m条金属线的输入端；分别在攻击检测周期和检测周期检测所述m条金属线的输出信号，所述检测周期为预先估计的信号在金属线中传输的时间，所述攻击检测周期为预先估计的当金属线被短接时信号在金属线中传输的时间；如果在攻击检测周期检测出的所述m条金属线的输出信号与输入到所述m条金属线的随机二进制数相同，或者，在检测周期检测出的所述m条金属线的输出信号与输入到所述m条金属线的随机二进制数不同，则判断芯片遭到短接或划断攻击。

【技术特征摘要】
1.一种芯片顶层覆盖完整性保护方法，应用于物理层保护电路，所述物理层保护电路被分为n组，每组m条金属线，所述n、m均为自然数，其特征在于，包括：产生一组随机二进制数；将所述随机二进制数输入到每组m条金属线的输入端；分别在攻击检测周期和检测周期检测所述m条金属线的输出信号，所述检测周期为预先估计的信号在金属线中传输的时间，所述攻击检测周期为预先估计的当金属线被短接时信号在金属线中传输的时间；如果在攻击检测周期检测出的所述m条金属线的输出信号与输入到所述m条金属线的随机二进制数相同，或者，在检测周期检测出的所述m条金属线的输出信号与输入到所述m条金属线的随机二进制数不同，则判断芯片遭到短接或划断攻击。2.根据权利要求1所述的芯片顶层覆盖完整性保护方法，其特征在于，所述方法之后还包括：按照预设变化规律对所述随机二进制数进行变化，并将变化后的随机二进制数输入到所述m条金属线的输入端；分别在下一次所述攻击检测周期和下一次所述检测周期检测所述m条金属线的输出信号；如果在下一次攻击检测周期检测出的所述m条金属线的输出信号与所述输入的变化后的随机二进制数相同，或者，在下一次检测周期检测出的所述m条金属线的输出信号与所述输入的变化后的随机二进制数不同，则判断芯片遭到短接或划断攻击。3.根据权利要求2所述的芯片顶层覆盖完整性保护方法，其特征在于，所述预设变化规律为：对所述随机二进制数的每一位全部取反。4.根据权利要求1所述的芯片顶层覆盖完整性保护方法，其特征在于，所述如果在攻击检测周期检测出的所述m条金属线的输出信号与输入到所述m条金属线的随机二进制数相同，或者，在检测周期检测出的所述m条金属线的输出信号与输入到所述m条金属线的随机二进制数不同，则判断芯片遭到短接或划断攻击，具体包括：如果在所述攻击检测周期和所述检测周期检测出的所述m条金属线的输出信号均与输入到所述m条金属线的随机二进制数相同，则判断芯片遭到短接攻击；如果在所述攻击检测周期和所述检测周期检测出的所述m条金属线的输出信号均与输入到所述m条金属线的随机二进制数不同，则判断芯片遭到划断攻击。5.一种芯片顶层覆盖完整性保护装置，...

【专利技术属性】
技术研发人员：朱云姗，刘蕊丽，龚宗跃，
申请(专利权)人：大唐微电子技术有限公司，
类型：发明
国别省市：北京,11