栅极线驱动电路制造技术

栅极线驱动电路，包括输出电路及控制电路。输出电路包含上拉晶体管及辅助晶体管。上拉晶体管及辅助晶体管分别具有第一控制节点及第二控制节点，上拉晶体管与辅助晶体管为多晶硅晶体管。控制电路耦合至输出电路。控制电路包含第一晶体管、第二晶体管、第三晶体管及第四晶体管。上拉晶体管分别耦接至第一时序信号、栅极线。辅助晶体管分别耦接至上拉晶体管、低电位及第二控制节点。第一晶体管分别耦接至第一控制节点。第二晶体管分别耦接至第一控制节点、低电位及第二控制节点。第三晶体管分别耦接至高电位、第二控制节点。第四晶体管分别耦接至第二控制节点、低电位及第一控制节点。第一、第二、第三与第四晶体管至少有一个为氧化物半导体晶体管。

【技术实现步骤摘要】
栅极线驱动电路
本专利技术涉及液晶显示设备
，尤其涉及一种栅极线驱动电路。
技术介绍
在一般情况下，显示面板包括一面板主体、一个栅极驱动电路、以及一源极驱动电路。该源极驱动电路设置在该面板本体，藉由多条源极线，以驱动一显示面板的多个像素。栅极驱动电路设置在该面板本体，藉由多条栅极线，以驱动该显示面板的多个像素。此外，栅极驱动电路包括一移位寄存器。该移位寄存器用于传输栅极信号至连接至该移位寄存器的多条栅极线，以顺序地致能该多条栅极线，从而驱动多个像素。近年来，大尺寸面板已成为显示器或电视的主流。在大尺寸面板中，多条栅极线的长度也随之增加。此会引起超长传输距离所产生信号衰减的问题。有效地补偿的栅极信号始终是一个电路设计上的挑战。因此，现有技术显示面板仍有改善的空间。
技术实现思路
本专利技术的目的主要在于提供一栅极线驱动电路，于一输出电路上的上拉晶体管使用多晶硅晶体管。多晶硅晶体管晶体管于导通时可提供较大的电流，具有较大的驱动能力，以驱动一栅极线。同时于控制电路中，若有晶体管连接至一第一控制节点，则将该晶体管改用氧化物半导体晶体管，以提供较低的漏电流，如此可消除该上拉晶体管的控制端的电压变动，进而使该上拉晶体管可提供稳定的驱动电流至该栅极线，而可改善现有技术中超长传输距离所产生信号衰减的问题。本专利技术具有晶体管共享栅极的堆栈式结构，可有效地节省电路布局的面积。同时，共享栅极晶体管的通道在同一方向，因此要调其中一个晶体管的宽长比时，不会影响到另一个晶体管的电路布局，增加电路布局的便利性。为达到前述目的，本专利技术提出一种栅极线驱动电路，包括一输出电路、以及一控制电路。该输出电路包含一上拉晶体管以及一辅助晶体管。该上拉晶体管以及该辅助晶体管分别具有一第一控制节点以及一第二控制节点，该上拉晶体管与该辅助晶体管为多晶硅晶体管。该控制电路耦合至该输出电路，该控制电路包含一第一晶体管、一第二晶体管、一第三晶体管、以及一第四晶体管。该上拉晶体管分别耦接至一第一时序信号、一栅极线，该辅助晶体管分别耦接至该上拉晶体管、一低电位、以及该第二控制节点，该第一晶体管分别耦接至一高电位、该第一控制节点，该第二晶体管分别耦接至该第一控制节点、该低电位、以及该第二控制节点，该第三晶体管分别耦接至该高电位、该第二控制节点，该第四晶体管分别耦接至该第二控制节点、该低电位、以及该第一控制节点，其中，该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管至少有一晶体管为氧化物半导体晶体管。附图说明图1是本专利技术的一种栅极线驱动电路的一电路图。图2是本专利技术栅极线驱动电路的时序图。图3是本专利技术栅极线驱动电路的仿真时序图。图4是本专利技术栅极线驱动电路的另一仿真时序图。图5是多晶硅晶体管、氧化物半导体晶体管、以及非晶硅晶体管于导通以及关闭时的电流的示意图。图6是本专利技术的一种栅极线驱动电路的另一电路图。图7是本专利技术的一种栅极线驱动电路的再一电路图。图8是本专利技术的一种栅极线驱动电路的又一电路图。图9是本专利技术的一种栅极线驱动电路的另外一电路图。图10是本专利技术图1的一电路布局图。图11是本专利技术图1的另一电路布局图。图12是本专利技术图1的另外一电路布局图。【符号说明】栅极线驱动电路100输出电路110控制电路120上拉晶体管(T5)辅助晶体管(T6)第一控制节点(N1)第二控制节点(N2)第一电容(C1)第一晶体管(T1)第二晶体管(T2)第三晶体管(T3)第四晶体管(T4)第一时序信号(CLKa)栅极线(Rn)低电位(VGL)前一栅极线(Rn-1)高电位(VGH)第二时序信号(CLKc)第一端(a)第二端(b)第三端(c)第三时序信号(CLKb)第四时序信号(CLKd)第一时间间隔(T1)第二时间间隔(T2)第三时间间隔(T3)第四时间间隔(T4)第五晶体管(T7)第二电容(C2)第五晶体管(T9)第六晶体管(T10)第七晶体管(T7)第八晶体管(T8)第九晶体管(T1’)第十晶体管(T8’)第一时序信号(CLK_Gate)第一控制信号线(XGAS)第一输入信号线(Rn-2)第二控制信号线(CVS)第二输入信号(Rn+2)第三控制信号(XCVS)第四控制信号(CLK_FW)第五控制信号(CLK_RW)第五晶体管(T10)第六晶体管(T11)第七晶体管(T7)第八晶体管(T8)第九晶体管(T9)第一时序信号(CKV1)第二控制信号(CKV2)重置信号(RESET)第三控制信号(CSV)第四控制信号(XCSV)前一栅极线(Rn-1)下一栅极线(Rn+1)漏极(DI)源极(SI)漏极(DL)源极(SL)信道宽度(WI)通道长度(LI)信道宽度(WL)通道长度(LL)具体实施方式图1是本专利技术的一种栅极线驱动电路100的电路图，如图1所示，该驱动电路100包括有一输出电路110、以及一控制电路120，其用以驱动一栅极线(Rn)。该输出电路110包含一上拉晶体管(T5)以及一辅助晶体管(T6)。该上拉晶体管(T5)以及该辅助晶体管(T6)分别具有一第一控制节点(N1)以及一第二控制节点(N2)。该控制电路120耦合至该输出电路110。该控制电路120具有多个晶体管(T1、T2、T3、T4)。该多个晶体管(T1、T2、T3、T4)分别连接至该第一控制节点(N1)以及该第二控制节点(N2)，以控制该上拉晶体管(T5)以及该辅助晶体管(T6)的导通或关闭，其中，在该多个晶体管(T1、T2、T3、T4)中，至少有一晶体管为氧化物半导体晶体管。该氧化物半导体晶体管可为氧化铟镓锌(IndiumGalliumZincOxide、IGZO)晶体管。如图1所示，该控制电路120包含一第一电容(C1)、一第一晶体管(T1)、一第二晶体管(T2)、一第三晶体管(T3)、以及一第四晶体管(T4)。该上拉晶体管(T5)分别耦接至一第一时序信号(CLKa)、一栅极线(Rn)、该第一电容(C1)、以及该第一控制节点(N1)与该第一电容(C1)。该辅助晶体管(T6)分别耦接至该上拉晶体管(T5)、一低电位(VGL)、以及该第二控制节点(N2)。该第一晶体管(T1)分别耦接至一高电位(VGH)、该第一控制节点(N1)、以及一前一栅极线(Rn-1)。该第二晶体管(T2)分别耦接至该第一控制节点(N1)、该低电位(VGL)、以及该第二控制节点(N2)。该第三晶体管(T3)分别耦接至该高电位(VGH)、该第二控制节点(N2)、以及一第二时序信号(CLKc)。该第四晶体管(T4)分别耦接至该第二控制节点(N2)、该低电位(VGL)、以及该第一控制节点(N1)。也即，该上拉晶体管(T5)具有一第一端(a)连接至一第一时序信号(CLKa)，一第二端(b)连接至该栅极线(Rn)以及该第一电容(C1)的一端，以及一第三端(c)耦合至该第一控制节点(N1)以及该第一电容(C1)的另一端。该辅助晶体管(T6)具有一第一端(a)连接至该上拉晶体管(T5)的第二端(b)、一第二端(b)连接至一低电位(VGL)，以及一第三端(c)耦合至该第二控制节点(N2)。该第一晶体管(T1)具有一第一端(a)连接至一高电位(VGH)、一第二端(b)连接至该第一控制节点(N1)、以及一第三端(c)连接至一前一栅极线(Rn-1)。该第二晶体管(T2本文档来自技高网...

【技术保护点】
一种栅极线驱动电路，包含：一输出电路，包含一上拉晶体管以及一辅助晶体管，该上拉晶体管以及该辅助晶体管分别具有一第一控制节点以及一第二控制节点，该上拉晶体管与该辅助晶体管为多晶硅晶体管；以及一控制电路，耦合至该输出电路，该控制电路包含一第一晶体管、一第二晶体管、一第三晶体管、以及一第四晶体管，该上拉晶体管分别耦接至一第一时序信号、一栅极线，该辅助晶体管分别耦接至该上拉晶体管、一低电位、以及该第二控制节点，该第一晶体管分别耦接至该第一控制节点，该第二晶体管分别耦接至该第一控制节点、该低电位、以及该第二控制节点，该第三晶体管分别耦接至一高电位、该第二控制节点，该第四晶体管分别耦接至该第二控制节点、该低电位、以及该第一控制节点，其中，该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管至少有一晶体管为氧化物半导体晶体管。

【技术特征摘要】
2015.12.03 US 62/262,4301.一种栅极线驱动电路，包含：一输出电路，包含一上拉晶体管以及一辅助晶体管，该上拉晶体管以及该辅助晶体管分别具有一第一控制节点以及一第二控制节点，该上拉晶体管与该辅助晶体管为多晶硅晶体管；以及一控制电路，耦合至该输出电路，该控制电路包含一第一晶体管、一第二晶体管、一第三晶体管、以及一第四晶体管，该上拉晶体管分别耦接至一第一时序信号、一栅极线，该辅助晶体管分别耦接至该上拉晶体管、一低电位、以及该第二控制节点，该第一晶体管分别耦接至该第一控制节点，该第二晶体管分别耦接至该第一控制节点、该低电位、以及该第二控制节点，该第三晶体管分别耦接至一高电位、该第二控制节点，该第四晶体管分别耦接至该第二控制节点、该低电位、以及该第一控制节点，其中，该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管至少有一晶体管为氧化物半导体晶体管。2.如权利要求1所述的栅极线驱动电路，其中，该控制电路包含一第一电容；该上拉晶体管还耦接至该第一控制节点与该第一电容；该第一晶体管并耦接至一前一栅极线。3.如权利要求2所述的栅极线驱动电路，其中，该控制电路还包含一第五晶体管，该第五晶体管耦合至该第一控制节点、该高电位、以及该第一晶体管。4.如权利要求1所述的栅极线驱动电路，其中，该第四晶体管为氧化物半导体晶体管。5.如权利要求1所述的栅极线驱动电路，其中，该控制电路包含一第一电容；该上拉晶体管还耦接至该第一控制节点与该第一电容；该第一晶体管并耦接至一前一栅极线。6.如权利要求5所述的栅极线驱动电路，其中，该第一晶体管以及该第二晶体管至少有一个晶体管为氧化物半导体晶体管。7.如权利要求1所述的栅极线驱动电路，其中，该控制电路还包含一第一电容、一第二电容、一第五晶体管、一第六晶体管、一第七晶体管、一第八晶体管、一第九晶体管、以及一第十晶体管，该上拉晶体管并耦接至该辅助晶体管、该第五晶体管、以及该第一晶体...

【专利技术属性】
技术研发人员：黄圣峰，岩津明宏，吴政珉，李冠锋，
申请(专利权)人：群创光电股份有限公司，
类型：发明
国别省市：中国台湾,71