存储单元及其测试方法技术

本发明专利技术提供一种存储单元及其测试方法。其中，存储单元包括数据选通路径、数据路径以及除频器。数据选通路径接收第一测试信号，并通过第一测试信号的致能经由路径环状串接的选通信号驱动电路产生环形振荡。数据路径接收第二测试信号，并通过第二测试信号的致能经由路径环状串接的数据信号驱动电路产生环形振荡。除频器分别对在数据选通路径以及数据路径中的信号振荡频率进行除频以产生对应的选通传送信号以及数据传送信号，并输出选通传送信号以及数据传送信号至存储单元测试器，以检测数据选通路径以及数据路径的信号传送时间。

【技术实现步骤摘要】

本专利技术是有关于一种存储单元及其测试方法，且特别是有关于一种可适用于低速测试机台的存储单元及其测试方法。
技术介绍
双倍数据率(DoubleDataRate，简称DDR)存储是一种基于同步动态随机存取存储(SynchronousDynamicRandomAccessMemory，简称SDRAM)的革命性存储技术，其提供一种高性能、低成本的存储解决方案。并且，在新世代的低功率动态随即存取存储(LowPowerDynamicRandomAccessMemory，简称LPDRAM)的规格下，提供了功率更低、更高速的运作能力，进而满足现今高速系统所需的性能要求。在进行存储晶圆针测的期间，可调整针对存储芯片所适用的设定时间(setuptime)以及保持时间(holdtime)。设定时间及保持时间的调整与存储芯片中数据选通路径(DQSpath)以及数据路径(DQpath)在信号传送时间上的差距有绝对的关系。然而，在对例如低功率动态存储等高速存储单元进行测试时，必须采用性能较高的高速测试机台才可配合其高速运作以及较短周期的有效数据窗(DataWindow)来正确地检测在选通信号路径上以及数据路径上的信号传送。因此，造成其他低速测试机台无法使用，进而导致测试成本的增加。
技术实现思路
有鉴于此，本专利技术提供一种存储单元及其测试方法，可适用于低速测试机台来对存储单元进行测试，以降低测试成本。本专利技术的存储单元包括数据选通路径、数据路径以及除频器。数据选通路径包括路径环状串接的选通信号驱动电路。数据选通路径接收第一测试信号，并通过第一测试信号的致能经由选通信号驱动电路产生环形振荡。数据路径包括路径环状串接的数据信号驱动电路。数据路径接收第二测试信号，并通过第二测试信号的致能经由数据信号驱动电路产生环形振荡。除频器耦接数据选通路径以及数据路径。除频器分别对在数据选通路径以及数据路径中的信号振荡频率进行除频以产生对应的选通传送信号以及数据传送信号，并输出选通传送信号以及数据传送信号至存储单元测试器，以检测数据选通路径以及数据路径的信号传送时间。本专利技术的存储单元测试方法适用于由电子装置测试包括数据选通路径以及数据路径的存储单元。此方法在测试模式中分别提供第一测试信号及第二测试信号至数据选通路径及数据路径。接着，通过第一测试信号的致能在数据选通路径中产生环形振荡。通过第二测试信号的致能在数据路径中产生环形振荡。并且，分别对在数据选通路径以及数据路径中的信号振荡频率进行除频以产生对应的选通传送信号以及数据传送信号，以检测数据选通路径以及数据路径的信号传送时间。基于上述，本专利技术的存储单元，可在数据选通路径以及数据路径上形成环状串接路径，以在其中进行环形振荡。并且，可通过除频器将路径中的信号振荡频率降低后输出至存储单元测试器。借此，使低速的存储单元测试器亦可依据频率降低后的信号来分别计算出数据选通路径以及数据路径所需的信号传送时间及其差距，并据以调整针对此存储单元所适用的设定时间以及保持时间。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图做详细说明如下。附图说明图1是本专利技术一实施例所示出的存储单元的示意图；图2是本专利技术另一实施例所示出的存储单元的示意图；图3是本专利技术一实施例所示出的选通信号驱动电路的示意图；图4是本专利技术一实施例所示出的数据信号驱动电路的示意图；图5是本专利技术一实施例所示出的存储单元测试方法的流程图。附图标记说明：100、200：存储单元；110、210：数据选通路径；112、212：选通信号驱动电路；120、220：数据路径；122、222：数据信号驱动电路；130、230：除频器；140、280：存储单元测试器；240：控制单元；250、260：输入缓冲器；270：闩锁器；300、320、400、420：与非门；310、410：延迟单元；DQ：数据信号；DQS：数据选通信号；SLF：低频信号；SO1、SO2：振荡信号；ST1、ST2：测试信号；SST：选通传送信号；SDT：数据传送信号；S510～S540：存储单元测试方法的各步骤。具体实施方式首先请参照图1，图1是本专利技术一实施例所示出的存储单元的示意图。在本实施例中，存储单元100可例如为具有双倍数据率(DoubleDataRate，简称DDR)、第二代双倍数据率(DoubleDataRate2，简称DDR2)、低功率第二代双倍数据率(LowpowerDoubleDataRate2，简称LPDDR2)或第三代双倍数据率(DoubleDataRate3，简称DDR3)等规格的存储芯片。存储单元100包括数据选通路径110、数据路径120以及除频器130。数据选通路径110例如为在存储单元100内部传送数据选通信号的路径。数据路径120例如为在存储单元100内部传送数据信号的路径。在写入操作时，在存储单元100内与数据选通路径110与数据路径120连接的闩锁器可依据数据选通路径110上所传送的数据选通信号，通过数据路径120接收数据信号来进行数据写入。在读取操作时，闩锁器可依据数据选通路径110上所传送的数据选通信号，通过数据路径120输出数据信号以例如使存储控制器进行数据读取。在本实施例中，数据选通路径110包括路径环状串接的选通信号驱动电路112。选通信号驱动电路112例如包括奇数个可用以将信号进行反相转换的反相驱动单元。据此，存储单元100可通过传送至数据选通路径110的测试信号的致能(触发)经由环状串接的选通信号驱动电路112而沿着数据选通路径110产生环形振荡的振荡信号。另一方面，数据路径120亦包括路径环状串接的数据信号驱动电路122。数据信号驱动电路122例如包括奇数个可用以将信号进行反相转换的反相驱动单元。据此，存储单元100可通过传送至数据路径120的测试信号的致能(触发)经由环状串接的数据信号驱动电路122而沿着数据路径120产生环形振荡的振荡信号。除频器130耦接数据选通路径110以及数据路径120。除频器130可分别计算在数据选通路径110以及数据路径120中进行环形振荡的信号振荡频率，并加以除频以产生对应的传送信号。在操作上，当欲进行存储单元100的存储单元测试时，外部的存储单元测试器140可例如传送低频信号至存储单元100内的控制单元以使其进入测试模式。并且，存储单元100的控制单元可依据所接收到的低频信号而通过所具有的测试模式电路分别产生测试信号ST1及ST2至数据选通路径110以及数据路径120。举例来说，测试信号ST1及ST2可例如为高逻辑电平的致能信号。此时，选通信号驱动电路112中的其中一反相驱动单元可反应于测试信号ST1的致能而改变其输出端的电平，并以此为开端经由奇数个反相驱动单元沿着数据选通路径110反复在高逻辑电平与低逻辑电平之间来回振荡(环形振荡)，借此产生第一振荡信号。同样地，数据信号驱动电路122中的其中一反相驱动单元可反应于测试信号ST2的致能而改变其输出端的电平，并以此为开端经由奇数个反相驱动单元沿着数据路径120反复在高逻辑电平与低逻辑电平之间来回振荡(环形振荡)，借此产生第二振荡信号。接着，除频器130可由数据选通路径110以及数据路径120分别计数第一及第二振荡信号的振荡频率，以获知第一本文档来自技高网...

【技术保护点】
一种存储单元，其特征在于，包括：数据选通路径，包括路径环状串接的选通信号驱动电路，该数据选通路径接收第一测试信号，并通过该第一测试信号的致能经由该选通信号驱动电路产生环形振荡；数据路径，包括路径环状串接的数据信号驱动电路，该数据路径接收第二测试信号，并通过该第二测试信号的致能经由该数据信号驱动电路产生环形振荡；以及除频器，耦接该数据选通路径以及该数据路径，分别对在该数据选通路径以及该数据路径中的信号振荡频率进行除频以产生对应的选通传送信号以及数据传送信号，并输出该选通传送信号以及该数据传送信号至存储单元测试器，以检测该数据选通路径以及该数据路径的信号传送时间。

【技术特征摘要】
1.一种存储单元，其特征在于，包括：数据选通路径，包括路径环状串接的选通信号驱动电路，该数据选通路径接收第一测试信号，并通过该第一测试信号的致能经由该选通信号驱动电路产生环形振荡；数据路径，包括路径环状串接的数据信号驱动电路，该数据路径接收第二测试信号，并通过该第二测试信号的致能经由该数据信号驱动电路产生环形振荡；以及除频器，耦接该数据选通路径以及该数据路径，分别对在该数据选通路径以及该数据路径中的信号振荡频率进行除频以产生对应的选通传送信号以及数据传送信号，并输出该选通传送信号以及该数据传送信号至存储单元测试器，以检测该数据选通路径以及该数据路径的信号传送时间。2.根据权利要求1所述的存储单元，其特征在于，还包括：控制单元，耦接该数据选通路径以及该数据路径，在测试模式中分别提供该第一测试信号及该第二测试信号至该数据选通路径及该数据路径。3.根据权利要求2所述的存储单元，其特征在于，还包括：第一输入缓冲器，耦接该数据选通路径以及该控制单元，暂存数据选通信号。4.根据权利要求3所述的存储单元，其特征在于，该选通信号驱动电路包括：第一与非门，其第一输入端耦接该第一输入缓冲器；第一延迟单元，其输入端耦接该第一与非门的输出端，将输入端的信号进行反相；以及第二与非门，其第一输入端耦接该第一延迟单元的输出端，该第二与非门的第二输入端耦接该控制单元，该第二与非门的输出端耦接该第一与非门的第二输入端。5.根据权利要求4所述的存储单元，其特征在于，当该存储单元进入测试模式时，...

【专利技术属性】
技术研发人员：张昆辉，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71