板级嵌入式封装结构及其制作方法技术

本发明专利技术公开了一种板级嵌入式封装结构，包括：电路板；设于电路板内的、用以容置半导体芯片的开口或空腔；分别设置于电路板的第一、二表面的第一、二线路层，且第一、二线路层经贯穿电路板的导电通路电连接，第一、二线路层表面分别对应电路板的最高、最低表面；设于开口或空腔内的半导体芯片，该芯片经第二线路层与第一线路层电连接，且该芯片的I/O焊盘表面至少自第二线路层表面露出，并与电路板的最低表面处于同一平面；封装材料，用以覆盖电路板的第一表面、第一线路层及填充开口或空腔内未被芯片占据的空间。本发明专利技术还提供了制作该板级嵌入式封装结构的方法。藉由本发明专利技术可以大幅降低传感器的封装成本，减小封装体积，以及有效提升传感器的性能。

Board level embedded packaging structure and manufacturing method thereof

The invention discloses a board level embedded package structure includes a circuit board; opening or cavity for accommodating the semiconductor chip is arranged on the circuit board inside, are respectively arranged on the circuit board; the first and the two surface of the first and the two line layer, and the first and two circuit layers connected by a conductive path through the electric power the circuit board, the first and the two line layer corresponding to the circuit board is arranged on the surface of the highest and lowest; opening or cavity in the semiconductor chip, the chip with second line layer and the first circuit layer is electrically connected, I/O pad surface and the chip since at least the second circuit layer surface is exposed, and the lowest surface and the circuit board in the same plane; packaging material, with a first surface, a first circuit layer to cover the circuit board and fill the hole or cavity is not occupied by the chip space. The invention also provides a method for manufacturing the board level embedded packaging structure. By the invention, the packaging cost of the sensor can be reduced, the packaging volume can be reduced, and the performance of the sensor can be effectively improved.

【技术实现步骤摘要】

本专利技术涉及一种电路板封装结构，特别是一种板级嵌入式封装结构及其制作方法，其可应用于半导体芯片，尤其是电容式指纹传感器、CMOS图像传感器(CIS)等传感器芯片的封装。
技术介绍
目前，引线键合技术普遍被应用于电容式传感器或CIS芯片的封装过程中。例如，现有电容式传感器IC/CIS封装通常采用引线键合技术实现芯片上触盘与封装内部走线之间的互连。然则，这些技术都存在不足之处。即以图1所示的封装结构为例，其至少具有如下不足：1、引线键合技术为基于单芯片的线键合连接，且针对单芯片上多I/O pad(I/O焊盘)数的多线键合是非同步的，工艺速度慢。2、线与线的键合结合技术在芯片上形成了相当的高度。在指纹传感器芯片被封装后，这将导致指纹与芯片之间存在相当远的距离,从而严重影响传感器的灵敏度。3、采用线结合技术及芯片置于载板上的技术，最终形成的封装结构的厚度较大。4、这种封装形式的成本高。
技术实现思路
本专利技术的主要目的在于提供一种改良的板级嵌入式封装结构及其制作方法，以克服现有技术中的不足。为实现前述专利技术目的，本专利技术采用的技术方案包括：在本专利技术的一实施例中，一种板级嵌入式封装结构包括：电路板；设于所述电路板内的、用以容置半导体芯片的开口或空腔，分别设置于所述电路板的第一表面和第二表面的第一线路层和第二线路层，且所述第一线路层和第二线路层经贯穿所述电路板的导电通路电连接，所述第一线路层表面与第二线路层表面分别对应所述电路板的最高表面和最低表面；设置于所述开口或空腔内的半导体芯片，所述芯片经第二线路与第一线路层电连接，且所述芯片的I/O焊盘(I/O pad)表面至少自所述第二线路层表面露出，并与所述第二线路层表面或所述电路板的最低表面处于同一平面；封装材料，用以覆盖所述电路板的第一表面、第一线路层及填充所述开口或空腔内未被所述芯片占据的空间。作为较为优选的实施方案之一，所述电路板的第一表面上还设置有模块对位标识，至少用于辅助所述芯片精准放置。作为较为优选的实施方案之一，所述第一线路层包含所述模块对位标识。进一步的，部分或全部的所述模块对位标识能够作为连接线路及提供导电功能。作为较为优选的实施方案之一，所述开口或空腔在竖直方向上的最高表面和最低表面分别为所述电路板的最高表面或所述第一线路层表面和所述电路板的最低表面或所述第二线路层表面，而所述开口或空腔在水平方向上的边界为所述电路板在第一表面和第二表面之间的开口或空腔之侧壁，同时所述开口或空腔包括第一空间、第二空间和第三空间，其中所述第一空间分布在所述电路板的第一表面和第二表面之间，所述第二空间分布在所述电路板的第一表面与所述第一线路层表面之间，所述第三空间分布在所述电路板的第二表面与所述第二线路层表面之间。进一步的，所述第一空间的侧壁为所述电路板第一表面和第二表面之间的电路板连续截面，而所述第二空间和第三空间无侧壁。进一步的，所述半导体芯片为传感器芯片，所述传感器芯片的传感面和I/O焊盘表面与所述第二线路层表面或所述电路板的最低表面共平面。进一步的，所述封装材料还可延伸至覆盖电路板的第二表面。进一步的，所述板级嵌入式封装结构还包括第三线路层，设置在封装材料上，并经贯穿封装材料的导电通路与第一线路层电连接。作为较为优选的实施方案之一，所述板级嵌入式封装结构还包括焊接掩膜，用以覆盖所
述电路板的第二表面以及所述第二、第三线路层和封装材料，但所述芯片的传感面自覆盖所述第二线路层的焊接掩膜中露出。作为较为优选的实施方案之一，所述板级嵌入式封装结构还包括保护层，其至少连续掩盖所述传感器芯片的传感面，或至少连续掩盖所述电路板第二表面的焊接掩膜及所述传感器芯片的传感面。进一步的，所述板级嵌入式封装结构还包括焊点阵列，其设置在覆盖所述第三线路层和封装材料表面的焊接掩膜开口中并与所述第三线路层电连接，所述焊点阵列包括球栅阵列或触点阵列。在本专利技术的一实施例中，所述板级嵌入式封装结构的制作方法包括：(1)提供电路板，所述电路板的第一表面和第二表面分别设置有第一线路层和第二线路层，所述第一线路层和第二线路层经贯穿所述电路板的导电通路电连接，且所述电路板上设置有用于容置半导体芯片的开口或空腔；(2)在所述第二线路层表面上贴附粘接膜，并将所述芯片倒置入所述开口或空腔，且使所述芯片的传感面与粘接膜粘接固定；(3)至少在所述电路板的第一表面、所述第一线路层表面及所述开口或空腔上施加封装材料，使所述电路板的第一表面、所述第一线路层被封装材料覆盖，以及使所述开口或空腔被封装材料及所述芯片完全填充；(4)去除所述粘接膜，并在所述第二线路层表面上设置重布线，从而将传感器芯片与第二线路层电连接，以及在所述封装材料上形成第三线路层，并使第三线路层与第一线路层电连接；(5)在步骤(4)所获器件的两侧表面上设置焊接掩膜，但使所述芯片的传感面自覆盖所述电路板第二表面及第二线路层表面的焊接掩膜中露出，以及在覆盖所述第三线路层和封装材料表面的焊接掩膜开口中设置焊点阵列，并使所述焊点阵列与第三线路层电连接；作为较为优选的实施方案之一，所述板级嵌入式封装结构的制作方法还可包括：(6)至少在所述芯片的传感面上设置具有保护作用的掩盖结构。进一步的，所述掩盖结构可包括所述的保护层。作为较佳实施方案之一，所述掩盖结构还可包括覆设在所述保护层上的蓝宝石玻璃。作为较佳实施方案之一，所述掩盖结构还可包括红外玻璃，其至少连续掩盖所述电路板
第二表面的焊接掩膜及所述传感器芯片的传感面，并且所述红外玻璃与所述传感器芯片的传感面之间留有间隙，使透过所述红外玻璃的光线能够直接照射到所述传感器芯片的传感面上。与现有技术相比，本专利技术至少具有如下优点：1、该板级嵌入式封装结构具有高的生产效率和优良性能，且成本低廉；2、该板级嵌入式封装结构的制作过程是高生产速度的板级封装过程，明显优于基于单芯片键合连线工艺的低效率生产过程；3、该板级嵌入式封装结构中，指纹传感器与芯片的表面之间的距离非常小，因而能有效提升传感器的灵敏度；4、利用该板级嵌入式封装结构，可实现传感器的小体积封装。附图说明图1是采用引线键合技术实现的传感器芯片封装结构的示意图；图2是本专利技术一实施例中具有第一线路层，开口或空腔以及线路板的衬底的俯视图；图3a是本专利技术一实施例中一种具有第一线路层，开口或空腔以及线路板的衬底的横向剖视图；图3b是本专利技术另一实施例中一种具有第一线路层，开口或空腔以及线路板的衬底的横向剖视图；图4a是本专利技术一实施例中一种具有第一线路层，开口或空腔以及线路板的衬底的纵向剖视图；图4b是本专利技术另一实施例中一种具有第一线路层，开口或空腔以及线路板的衬底的纵向剖视图；图5a-图5b是本专利技术一实施例中传感器芯片以传感面面朝下的状态置入开口或空腔中的示意图；图6a-图6b是以封装材料封装图5b所示器件及去除器件中的粘接膜并将之倒置的示意图；图7是在图6b所示器件上设置线路的示意图；图8是在图7所示器件上设置焊接掩膜和BGA的示意图；图9是本专利技术一实施例中一种电容指纹传感器芯片封装结构示意图；图10是本专利技术一实施例中一种CIS传感器芯片封装结构示意图；附图标记说明：指纹传感器芯片的封装结构100、封装基板110、半导体芯片120、半导体芯片传本文档来自技高网...

【技术保护点】
一种板级嵌入式封装结构，其特征在于包括：电路板；设于所述电路板内的、至少用以容置半导体芯片的开口或空腔，分别设置于所述电路板的第一表面和第二表面的第一线路层和第二线路层，且所述第一线路层和第二线路层经贯穿所述电路板的导电通路电连接，所述第一线路层表面与第二线路层表面分别对应所述电路板的最高表面和最低表面；设置于所述开口或空腔内的半导体芯片，所述芯片经第二线路层与第一线路层电连接，且所述芯片的I/O焊盘表面至少自所述第二线路层表面露出，并与所述第二线路层表面或所述电路板的最低表面处于同一平面；封装材料，至少用以覆盖所述电路板的第一表面、第一线路层及填充所述开口或空腔内未被所述芯片占据的空间。

【技术特征摘要】
1.一种板级嵌入式封装结构，其特征在于包括：电路板；设于所述电路板内的、至少用以容置半导体芯片的开口或空腔，分别设置于所述电路板的第一表面和第二表面的第一线路层和第二线路层，且所述第一线路层和第二线路层经贯穿所述电路板的导电通路电连接，所述第一线路层表面与第二线路层表面分别对应所述电路板的最高表面和最低表面；设置于所述开口或空腔内的半导体芯片，所述芯片经第二线路层与第一线路层电连接，且所述芯片的I/O焊盘表面至少自所述第二线路层表面露出，并与所述第二线路层表面或所述电路板的最低表面处于同一平面；封装材料，至少用以覆盖所述电路板的第一表面、第一线路层及填充所述开口或空腔内未被所述芯片占据的空间。2.根据权利要求1所述的板级嵌入式封装结构，其特征在于所述电路板的第一表面上还设置有模块对位标识，至少用于辅助所述芯片精准放置。3.根据权利要求2所述的板级嵌入式封装结构，其特征在于所述第一线路层包含所述模块对位标识。4.根据权利要求2或3所述的板级嵌入式封装结构，其特征在于部分或全部的所述模块对位标识能够作为连接线路及提供导电功能。5.根据权利要求1所述的板级嵌入式封装结构，其特征在于所述开口或空腔在竖直方向上的最高表面和最低表面分别为所述电路板的最高表面或所述第一线路层表面和所述电路板的最低表面或所述第二线路层表面，而所述开口或空腔在水平方向上的边界为所述电路板在第一表面和第二表面之间的开口或空腔之侧壁，同时所述开口或空腔包括第一空间、第二空间和第三空间，其中所述第一空间分布在所述电路板的第一表面和第二表面之间，所述第二空间分布在所述电路板的第一表面与所述第一线路层表面之间，所述第三空间分布在所述电路板的第二表面与所述第二线路层表面之间。6.根据权利要求5所述的板级嵌入式封装结构，其特征在于所述第一空间的侧壁为所述
\t电路板第一表面和第二表面之间的电路板连续截面，而所述第二空间和第三空间无侧壁。7.根据权利要求1-3、5-6中任一项所述的板级嵌入式封装结构，其特征在于所述半导体芯片为传感器芯片，所述传感器芯片的传感面和I/O焊盘表面与所述第二线路层表面或所述电路板的最低表面共平面。8.根据权利要求1...

【专利技术属性】
技术研发人员：蔡亲佳，
申请(专利权)人：蔡亲佳，
类型：发明
国别省市：江苏;32