能灵活配置时钟频率的数字低电平控制处理器制造技术

本发明专利技术提供一种能灵活配置时钟频率的数字低电平控制处理器，包括：多路高速模拟数字转换通道、多路高速数字模拟转换通道、多路数字输出端口、数字信号处理芯片和时钟分配系统。时钟分配系统用于向数字信号处理芯片提供时钟信号，时钟分配系统包括：时钟分配芯片，用于根据输入参考信号和时钟分配芯片寄存器的配置参数向数字信号处理芯片发送时钟信号；和CPLD芯片，用于设置配置参数并存储配置参数。本发明专利技术的一种能灵活配置时钟频率的数字低电平控制处理器集成寄存器参数自动回复功能和多路扇出功能的时钟分配单元、集成多路高速模拟数字转换通道、两路高速数字模拟转换通道和多路数字输出端口，具有尺寸小、稳定可靠、经济和维护便利的优点。

【技术实现步骤摘要】

本专利技术涉及一种数字低电平控制处理器，尤其涉及一种能灵活配置时钟频率的数字低电平控制处理器。
技术介绍
随着我国科学技术的发展和综合国力的提升，高能量和高稳定性的电子加速器为多学科领域的研究提供实验条件，一些医用加速器，如质子或重离子治疗装置也有广泛的需求。因此高精度，高稳定性和高集成度的低电平控制器应运而生。加速器高频低电平控制技术经历了全模拟控制、数字加模拟控制和全数字控制三个阶段。上世纪六十年代和九十年代末期的加速器高频低电平控制为全模拟控制，核心元件为模拟反馈放大器；模拟加数字技术作为一个过渡，存在得时间相对较短，应用也不广泛。到本世纪，因为大规模集成电路技术的发展，FPGA(Field Programmable Gate Array，现场可编程门阵列)得到了广泛使用，使得全数字化的高频低电平控制器成为现实。数字低电平控制器利用FPGA集成的逻辑门和可编程的特点，实现高频低电平的反馈算法，同时还有足够的资源提供更加便利的人机交互界面和系统诊断方式。数字化低电平控制器经多实验室科学工作者的研究，现已成熟且广泛应用到高品质，即多插入件、高流强、低能散、低发射度的带电粒子加速器中，但它对高速模拟数字转换通道数量、马达驱动、通讯方式等功能的特殊要求，目前在市场仍然无法找到同时集成自动下载功能的时钟分配、四路高速模拟数字转换通道、两路高速数字模拟转换通道、具有CPCI(Compact PCI，紧凑型PCI)通讯和八路数字输出端口的数字信号处理器；具有功能固化单一，板卡间通过同轴线缆连接结构复杂问题，提高高频信号幅度和相位的精度和稳定性控制有待提高，硬件资源不够，价格昂贵，开发维护不便等缺点。
技术实现思路
针对上述现有技术中的不足，本专利技术提供一种能灵活配置时钟频率的数字低电平控制处理器，集成有自动下载功能和多路扇出功能的时钟分配单元、集成四路高速模拟数字转换通道、集成两路高速数字模拟转换通道和八路数字光隔离输出端口，具有尺寸小、稳定可靠、经济和维护便利的优点。为了实现上述目的，本专利技术提供一种能灵活配置时钟频率的数字低电平控制处理器，包括：多路高速模拟数字转换通道；多路高速数字模拟转换通道；多路数字输出端口；一数字信号处理芯片，用于根据预设的一低电平反馈算法处理来自所述高速模拟数字转换通道的第一数字信号形成第二数字信号和驱动信号，并向所述高速数字模拟转换通道输出所述第二数字信号，向所述数字输出端口输出驱动信号；以及一时钟分配系统，所述时钟分配系统包括：一时钟分配芯片，用于根据一输入参考信号和所述时钟分配芯片的一寄存器的一配置参数向所述数字信号处理芯片发送一时钟信号；和一CPLD芯片，用于设置所述配置参数并存储所述配置参数。优选地，所述时钟分配系统还包括一扇出芯片，所述扇出芯片连接于所述时钟分配芯片与所述数字信号处理芯片之间，用于将所述时钟分配芯片发出的一路所述时钟信号按同频率扇出多路。优选地，所述高速模拟数字转换通道包括相连的一单端转差分单元和一模数转换器，所述模数转换器与所述数字信号处理芯片通信连接。优选地，所述单端转差分单元采用射频传输线变压器。优选地，所述高速模拟数字转换通道还包括一排阻，所述排阻连接于所述模数转换器和所述数字信号处理芯片之间。优选地，所述高速数字模拟转换通道包括相连的一数模转换器和一差分转单端单元，所述数模转换器与所述数字信号处理芯片通信连接。优选地，所述数字输出端口包括一输出匹配接口和一多通道数字逻辑光隔离芯片，所述多通道数字逻辑光隔离芯片连接于所述输出匹配接口和所述数字信号处理芯片之间。优选地，还包括一CPCI通讯接口，所述CPCI通讯接口连接所述数字信号处理芯片。优选地，所述CPCI通讯接口包括相连的一PCI芯片和一PCI总线，所述数字信号处理芯片连接所述PCI芯片并通过所述PCI芯片和所述PCI总线与一上位机通信连接。优选地，所述数字信号处理芯片采用FPGA芯片。本专利技术由于采用了以上技术方案，使其具有以下有益效果：数字信号处理芯片用于处理四路高速模数转换器生成的第一数字信号，实现低电平的反馈算法，输出第二数字信号和驱动信号、实现CPCI通讯、以及实现连锁保护等功能。四路高速模拟数字转换通道满足本专利技术对模拟数字转换通道数量的需求。CPLD芯片用于以信号源提供的信号为参考，依据不同需求进行时钟分配芯片的配置，并将配置参数保存，即使板卡在掉电后，储存在CPLD芯片中的参数也不会丢失，当重新上电后，可以对时钟分配芯片内的寄存器进行重新配置。排阻的作用是简化PCB的设计、安装，减小PCB板卡的空间，保证焊接质量。单端转差分单元的作用是提高电压增益和信号传输质量。多路扇出芯片是将时钟分配芯片的一路时钟信号按同频率扇出多路，满足本专利技术对时钟的需求。多通道数字逻辑光隔离芯片用于提高数字信号传输时抗干扰的能力。附图说明图1为本专利技术实施例的能灵活配置时钟频率的数字低电平控制处理器的结构示意图；图2为本专利技术实施例的高速模拟数字转换通道的结构示意图；图3为本专利技术实施例的高速数字模拟转换通道的截面图；图4为本专利技术实施例的数字输出端口的结构示意图；图5为本专利技术实施例的时钟分配系统的结构示意图；图6为本专利技术实施例的CPCI通讯接口的结构示意图；图7为本专利技术实施例的能灵活配置时钟频率的数字低电平控制处理器与一射频前端处理器的连接结构示意图。具体实施方式下面根据附图1-7，给出本专利技术的较佳实施例，并予以详细描述，使能更好地理解本专利技术的功能、特点。请参阅图1，本专利技术的一种能灵活配置时钟频率的数字低电平控制处理器，包括四路高速模拟数字转换通道1、两路高速数字模拟转换通道2、八路数字输出端口3、数字信号处理芯片4、一时钟分配系统5和一CPCI通讯接口6，其中数字信号处理芯片4用于根据预设的一低电平反馈算法处理来自高速模拟数字转换通道1的第一数字信号形成第二数字信号和驱动信号，并向高速数字模拟转换通道2输出第二数字信号，向数字输出端口3输出驱动信号；时钟分配系统5用于向数字信号处理芯片4、高速模拟数字转换通道1和高速数字模拟转换通道2提供时钟信号。数字信号处理芯片4通过CPCI通讯接口6与外部一上位机(图中未示)通信连接。本实施例中，数字信号处理芯片4采用FPGA芯片，型号为EP2S60F1020I4，在其他实施例中也可根据需要选用其他型号的FPGA芯片。数字信号处理芯片4有719个可供使用的I/O针脚，用于处理四路高速模数转换器生成的第一数字信号，实现低电平的反馈算法，输出第二数字信号和驱动信号、实现CPCI通讯、以及实现连锁保护等功能。四路高速模拟数字转换通道1满足本专利技术对模拟数字转换通道数量的需求。本专利技术中八路数字输出端口3主要为外部电机提供驱动信号，且可以同时实现对两台电机的同步控制，可用于调节外接粒子加速器高频腔体的谐振频率和多cell腔体的场平坦度。请参阅图2，高速模拟数字转换通道1包括依次相连的一单端转差分单元11、一模数转换器12和一排阻13，排阻13连接于模数转换器12和数字信号处理芯片4之间。本实施例中，单端转差分单元11采用射频传输线变压器，本实施例中，采用1:1的射频传输线变压器，其型号为ETC1-1T，在其他实施例中也可根据需要选用其他型号的射频传输线变压器。每个高速模拟数字转本文档来自技高网...

【技术保护点】
一种能灵活配置时钟频率的数字低电平控制处理器，其特征在于，包括：多路高速模拟数字转换通道；多路高速数字模拟转换通道；多路数字输出端口；一数字信号处理芯片，用于根据预设的一低电平反馈算法处理来自所述高速模拟数字转换通道的第一数字信号形成第二数字信号和驱动信号，并向所述高速数字模拟转换通道输出所述第二数字信号，向所述数字输出端口输出驱动信号；以及一时钟分配系统，所述时钟分配系统包括：一时钟分配芯片，用于根据一输入参考信号和所述时钟分配芯片的一寄存器的一配置参数向所述数字信号处理芯片发送一时钟信号；和一CPLD芯片，用于设置所述配置参数并存储所述配置参数。

【技术特征摘要】
1.一种能灵活配置时钟频率的数字低电平控制处理器，其特征在于，包括：多路高速模拟数字转换通道；多路高速数字模拟转换通道；多路数字输出端口；一数字信号处理芯片，用于根据预设的一低电平反馈算法处理来自所述高速模拟数字转换通道的第一数字信号形成第二数字信号和驱动信号，并向所述高速数字模拟转换通道输出所述第二数字信号，向所述数字输出端口输出驱动信号；以及一时钟分配系统，所述时钟分配系统包括：一时钟分配芯片，用于根据一输入参考信号和所述时钟分配芯片的一寄存器的一配置参数向所述数字信号处理芯片发送一时钟信号；和一CPLD芯片，用于设置所述配置参数并存储所述配置参数。2.根据权利要求1所述的能灵活配置时钟频率的数字低电平控制处理器，其特征在于，所述时钟分配系统还包括一扇出芯片，所述扇出芯片连接于所述时钟分配芯片与所述数字信号处理芯片之间，用于将所述时钟分配芯片发出的一路所述时钟信号按同频率扇出多路。3.根据权利要求1所述的能灵活配置时钟频率的数字低电平控制处理器，其特征在于，所述高速模拟数字转换通道包括相连的一单端转差分单元和一模数转换器，所述模数转换器与所述数字信号处理芯片通信连接。4.根据权利要求3所述的能灵活配置时钟频率的数字低电平控制处理器，其特征在于，所述单端转差分单元采用射频传输线...

【专利技术属性】
技术研发人员：赵玉彬，郑湘，张志刚，徐凯，赵申杰，刘建飞，赵振堂，
申请(专利权)人：中国科学院上海应用物理研究所，
类型：发明
国别省市：上海;31