FPGA配置方法及系统、处理器技术方案

本发明专利技术公开了一种FPGA配置方法及系统、处理器，FPGA配置方法包括：处理器将PROGRAM_B管脚的电平由高电平下拉至低电平，且在保持预设时长的低电平后，由低电平上拉至高电平；若检测到INIT_B管脚的电平由低电平上拉至高电平，则通过SCLK管脚向FPGA发送SPI总线的同步时钟信号，以及通过MOSI管脚向FPGA发送配置数据；在检测到DONE管脚的电平由低电平上拉至高电平后，确认完成对FPGA的配置。本发明专利技术技术方案解决了现有技术在配置FPGA时，处理器模拟的同步时钟速率会比较慢，传输配置数据的速率较低，从而使得配置FPGA的耗时会比较长，制约了系统的快速启动的问题。

【技术实现步骤摘要】
FPGA配置方法及系统、处理器
本专利技术涉及通信
，尤其涉及一种FPGA配置方法及系统、处理器。
技术介绍
现场可编程门阵列(FPGA,Field Programmable Gates Array)是一种高密度现场可编程逻辑器件，其逻辑功能是通过把设计生成的数据文件配置到器件内部的静态配置数据存储器(SRAM, Static Random Access Memory)来实现的。FPGA具有可重复编程性,能灵活实现各种逻辑功能。基于SRAM工艺的FPGA具有易失性。在FPGA芯片掉电后，SRAM中的配置数据容易丢失，因此需要外接只读存储器(ROM，Read-Only Memory)来保存其配置数据，那么在芯片上电后，就需要重新配置FPGA，即重新将配置数据载入FPGA。现有技术中，配置FPGA的方式灵活多样，根据FPGA的芯片是否能够自己主动加载配置数据，可以将配置FPGA的方式分为主模式和从模式。在主模式中，为FPGA配置可编程只读存储器(PROM, Programmable Read-Only Memory)来保存配置数据，FPGA芯片上电后自动加载PROM中的配置数据到SRAM中；在从模式中，处理器的非易失性存储器来存储配置数据，在FPGA芯片上电后，由处理器对FPGA进行在线配置，其中，嵌入式系统中的处理器可以为微处理器(MPU, Microprocessor Unit)、微控制器(MCU, Micro Controller Unit)等，处理器中的非易失性存储器可以为电可擦可编程只读存储器(EEPR0M，ElectricallyErasable Programmable Read-Only Memory)或闪存(FLASH)等。由上可见，采用主模式配置FPGA时，需要为FPGA配置PR0M，因此占用了电路板面积，且成本较大，因此为了节省成本以及节省电路板面积，现有技术一般采用从模式来配置FPGA。其中，从模式又分为从串模式和从并模式，由处理器通过同步串行接口将配置数据串行写入FPGA中的配置方式称为从串模式，在目前采用从串模式配置FPGA时，通常将处理器的通用输入/输出(GP10, General Purpose Input Output)管脚和FPGA的串行配置管脚直接相连，如图1所示，然后再通过软件来模拟如图2所示的配置时序，处理器在需要配置FPGA时，将PR0GRAM_B管脚的电平由高电平下拉为低电平，并在保持一定时间的低电平后，再由低电平上拉为高电平，以此来通知FPGA开始进行配置，FPGA检测到PR0GRAM_B管脚的电平为低电平时，将皿T_B管脚的电平由高电平下拉至低电平，开始进行配置初始化操作，并在完成配置初始化后，将INIT_B管脚的电平上拉至高电平，此时处理器开始通过CCLK管脚发送模拟的同步时钟信号以及通过DIN管脚发送配置数据，FPGA根据同步时钟信号接收配置数据，若配置完成，则FPGA将DONE管脚的电平上拉至高电平，处理器检测到DONE管脚的电平为高电平后，确认配置完成。上述从串模式实现方式相对比较简单，只要处理器控制五个GPIO管脚，按上述时序先后输出相应的逻辑电平即可。但是，由于处理器对GPIO管脚的操作时间相对比较长，这就导致模拟的同步时钟速率会比较慢，传输配置数据的速率较低，从而使得配置FPGA的 耗时会比较长，也制约了系统的快速启动。
技术实现思路
本专利技术实施例提供一种FPGA配置方法及系统、处理器，用以解决现有技术在配置FPGA时，处理器模拟的同步时钟速率会比较慢，传输配置数据的速率较低，从而使得配置FPGA的耗时会比较长，制约了系统的快速启动的问题。本专利技术实施例技术方案如下:一种FPGA配置方法，处理器的串行外设接口 SPI总线管脚中的SCLK管脚和现场可编程门阵列FPGA中的CCLK管脚相连，处理器的SPI总线管脚中的MOSI管脚和FPGA中的DIN管脚相连，处理器的通用输入/输出GPIO管脚中的PR0GRAM_B管脚和FPGA中的PR0GRAM_B管脚相连，处理器的GPIO管脚中的INIT_B管脚和FPGA中的INIT_B管脚相连，处理器的GPIO管脚中的DONE管脚和FPGA中的DONE管脚相连，该方法包括:所述处理器在需要配置所述FPGA时，将PR0GRAM_B管脚的电平由高电平下拉至低电平，且在保持预设时长的低电平后，由低电平上拉至高电平，以通知所述FPGA进行配置初始化；所述处理器在检测到爪11'_8管脚的电平由低电平上拉至高电平时，则确认所述FPGA完成了配置初始化；所述处理器通过所述SCLK管脚向所述FPGA发送SPI总线的同步时钟信号，以及通过所述MOSI管脚向所述FPGA发送配置数据；所述处理器在检测到DONE管脚的电平由低电平上拉至高电平后，确认完成对所述FPGA的配置。一种处理器，包括SCLK管脚、MOSI管脚、PR0GRAM_B管脚、INIT_B管脚和DONE管脚，SCLK管脚和MOSI管脚为串行外设接口 SPI总线管脚，PR0GRAM_B管脚、INIT_B管脚和DONE管脚为通用输入/输出GPIO管脚，其中，SCLK管脚和现场可编程门阵列FPGA中的CCLK管脚相连，MOSI管脚和FPGA中的DIN管脚相连，PR0GRAM_B管脚和FPGA中的PR0GRAM_B管脚相连，INIT_B管脚和FPGA中的INIT_B管脚相连，DONE管脚和FPGA中的DONE管脚相连；所述处理器还包括主控单元，用于在需要配置所述FPGA时，将PR0GRAM_B管脚的电平由高电平下拉至低电平，且在保持预设时长的低电平后，由低电平上拉至高电平，以通知所述FPGA进行配置初始化；在检测到爪11'_8管脚的电平由低电平上拉至高电平时，则确认所述FPGA完成了配置初始化；通过所述SCLK管脚向所述FPGA发送SPI总线的同步时钟信号，以及通过所述MOSI管脚向所述FPGA发送配置数据；在检测到DONE管脚的电平由低电平上拉至高电平后，确认完成对所述FPGA的配置。一种FPGA配置系统，包括处理器和现场可编程门阵列FPGA，处理器的串行外设接口 SPI总线管脚中的SCLK管脚和FPGA中的CCLK管脚相连，处理器的SPI总线管脚中的MOSI管脚和FPGA中的DIN管脚相连，处理器的通用输入/输出GPIO管脚中的PR0GRAM_B管脚和FPGA中的PR0GRAM_B管脚相连，处理器的GPIO管脚中的INIT_B管脚和FPGA中的INIT_B管脚相连，处理器的GPIO管脚中的DONE管脚和FPGA中的DONE管脚相连，其中:所述处理器，用于在需要配置所述FPGA时，将PR0GRAM_B管脚的电平由高电平下拉至低电平，且在保持预设时长的低电平后，由低电平上拉至高电平，以通知所述FPGA进行配置初始化，在检测到爪11'_8管脚的电平由低电平上拉至高电平时，则确认所述FPGA完成了配置初始化，通过所述SCLK管脚向所述FPGA发送SPI总线的同步时钟信号，以及通过所述MOSI管脚向所述FPGA发送配置数据，在检测到DONE管脚的电平由低电平上拉至高电平后，确认完成对所述FPGA的配置；所述FPGA，用于在检测到PROGRAM_B管脚的电本文档来自技高网...

【技术保护点】
一种FPGA配置方法，其特征在于，处理器的串行外设接口SPI总线管脚中的SCLK管脚和现场可编程门阵列FPGA中的CCLK管脚相连，处理器的SPI总线管脚中的MOSI管脚和FPGA中的DIN管脚相连，处理器的通用输入/输出GPIO管脚中的PROGRAM_B管脚和FPGA中的PROGRAM_B管脚相连，处理器的GPIO管脚中的INIT_B管脚和FPGA中的INIT_B管脚相连，处理器的GPIO管脚中的DONE管脚和FPGA中的DONE管脚相连，所述方法包括：所述处理器在需要配置所述FPGA时，将PROGRAM_B管脚的电平由高电平下拉至低电平，且在保持预设时长的低电平后，由低电平上拉至高电平，以通知所述FPGA进行配置初始化；所述处理器在检测到INIT_B管脚的电平由低电平上拉至高电平时，则确认所述FPGA完成了配置初始化；所述处理器通过所述SCLK管脚向所述FPGA发送SPI总线的同步时钟信号，以及通过所述MOSI管脚向所述FPGA发送配置数据；所述处理器在检测到DONE管脚的电平由低电平上拉至高电平后，确认完成对所述FPGA的配置。

【技术特征摘要】
1.一种FPGA配置方法，其特征在于，处理器的串行外设接口 SPI总线管脚中的SCLK管脚和现场可编程门阵列FPGA中的CCLK管脚相连，处理器的SPI总线管脚中的MOSI管脚和FPGA中的DIN管脚相连，处理器的通用输入/输出GPIO管脚中的PR0GRAM_B管脚和FPGA中的PR0GRAM_B管脚相连，处理器的GPIO管脚中的INIT_B管脚和FPGA中的INIT_B管脚相连，处理器的GPIO管脚中的DONE管脚和FPGA中的DONE管脚相连，所述方法包括: 所述处理器在需要配置所述FPGA时，将PR0GRAM_B管脚的电平由高电平下拉至低电平，且在保持预设时长的低电平后，由低电平上拉至高电平，以通知所述FPGA进行配置初始化； 所述处理器在检测到爪11'_8管脚的电平由低电平上拉至高电平时，则确认所述FPGA完成了配置初始化； 所述处理器通过所述SCLK管脚向所述FPGA发送SPI总线的同步时钟信号，以及通过所述MOSI管脚向所述FPGA发送配置数据； 所述处理器在检测到DONE管脚的电平由低电平上拉至高电平后，确认完成对所述FPGA的配置。2.如权利要求1所述的方法，其特征在于，所述处理器通过所述MOSI管脚发送配置数据，具体包括: 所述处理器从所述FPGA的未发送的配置数据中，提取出预设数目个字节的数据； 通过所述MOSI管脚，依次发送提取出的各字节的数据； 判断是否存在未发送的配置数据； 若判断结果为是，则返回执行从所述FPGA的未发送的配置数据中，提取出预设数目个字节的数据的步骤。3.如权利要求1所述的方法，其特征在于，还包括: 所述处理器若检测到DONE管脚的电平为低电平，且INIT_B管脚的电平再次由高电平下拉至低电平，则确认对所述FPGA配置失败。4.如权利要求1所述的方法，其特征在于，所述处理器在通过所述SCLK管脚向所述FPGA发送SPI总线的同步时钟信号，以及通过所述MOSI管脚向所述FPGA发送配置数据之前，还包括: 所述处理器若检测到所述INIT_B管脚的电平在规定时间长度内一直为低电平，则确认对所述FPGA配置失败。5.如权利要求1所述的方法，其特征在于，还包括: 所述处理器若检测到所述DONE管脚的电平在规定时间长度内一直为低电平，则确认对所述FPGA配置失败。6.一种处理器，其特征在于，包括SCLK管脚、MOSI管脚、PR0GRAM_B管脚、INIT_B管脚和DONE管脚，SCLK管脚和MOSI管脚为串行外设接口 SPI总线管脚，PR0GRAM_B管脚、INIT_B管脚和DONE管脚为通用输入/输出GPIO管脚，其中，SCLK管脚和现场可编程门阵列FPGA中的CCLK管脚相连，MOSI管脚和FPGA中的DIN管脚相连，PR0GRAM_B管脚和FPGA中的PR0GRAM_B管脚相连，INIT_B管脚和FPGA中的INIT_B管脚相连，DONE管脚和FPGA中的DONE管脚相连； 所述处理器还包括主控单元，用于在需要配置所述FPGA时，将PR0GRAM_B管脚的电平由高电平下拉至低电平，...

【专利技术属性】
技术研发人员：凌兴锋，黄健安，
申请(专利权)人：京信通信系统中国有限公司，
类型：发明
国别省市：广东;44