存储器设备及用于操作高速缓冲存储器的方法技术

本发明专利技术包含用于高速缓冲存储器架构的设备及方法。包含根据本发明专利技术的高速缓冲存储器架构的实例性设备可包含：存储器单元阵列，其经配置以每存储器单元页存储多个高速缓冲存储器条目；及感测电路，其经配置以确定对应于来自高速缓冲存储器控制器的请求的高速缓冲存储器数据是否位于所述阵列中对应于所述请求的位置处，且将指示高速缓冲存储器数据是否位于所述阵列中对应于所述请求的所述位置处的响应返回到所述高速缓冲存储器控制器。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般来说涉及半导体存储器及方法，且更特定来说涉及用于高速缓冲存储器架构的设备及方法。
技术介绍
存储器装置通常经提供作为计算装置或其它电子装置中的内部半导体集成电路。存在包含易失性及非易失性存储器的许多不同类型的存储器。易失性存储器可需要电力来维持其数据(例如，用户数据、错误数据等)，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)以及其它易失性存储器。非易失性存储器可通过在未被供电时保留所存储数据而提供持久的数据，且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)以及其它非易失性存储器。存储器系统可包含高速缓冲存储器，所述高速缓冲存储器可小于及/或快于所述系统的其它存储器(例如，可称为主存储器的DRAM、NAND、磁盘存储装置、固态驱动器(SSD)等)。作为实例，高速缓冲存储器可包括DRAM存储器。存储器系统可高速缓存数据以改进所述存储器系统的性能。因此，提供实现存储器系统的经改进性能的高速缓冲存储器是合意的。改进高速缓冲存储器的等待时间及命中率是可提供存储器系统的经改进性能的性能特性。附图说明图1图解说明根据本专利技术的若干个实施例的呈包含高速缓冲存储器的系统的形式的设备的框图。图2是图解说明根据本专利技术的若干个实施例的从存储器装置的存储器映射到高速缓冲存储器的数据映射的框图。图3图解说明根据本专利技术的若干个实施例的高速缓冲存储器中的高速缓冲存储器条目。图4A及4B图解说明根据本专利技术的若干个实施例的高速缓冲存储器中的页的内容。图5图解说明根据本专利技术的若干个实施例的与包括高速缓冲存储器的设备相关联的命令。图6A到6B图解说明根据本专利技术的若干个实施例的对与包括高速缓冲存储器的设备相关联的读取命令的响应。图7A到7B图解说明根据本专利技术的若干个实施例的对与包括高速缓冲存储器的设备相关联的写入命令的响应。具体实施方式本专利技术包含用于高速缓冲存储器架构的设备及方法。包含根据本专利技术的高速缓冲存储器架构的实例性设备可包含经配置以每存储器单元页存储多个高速缓冲存储器条目的存储器单元阵列。所述设备可包含感测电路，所述感测电路经配置以确定对应于来自高速缓冲存储器控制器的请求的高速缓冲存储器数据是否位于所述阵列中对应于所述请求的位置处，且将指示高速缓冲存储器数据是否位于所述阵列中对应于所述请求的所述位置处的响应返回到所述高速缓冲存储器控制器。在若干个实施例中，本专利技术的高速缓冲存储器架构可提供映射到存储器装置(例如，CDRAM装置、STT-RAM装置、PCM装置(举例来说)以及其它存储器装置)中的同一页(例如，行)上的多个高速缓冲存储器条目，此可允许并行检查存储器装置上的多个高速缓冲存储器条目。在若干个实施例中，与先前的方法相比，本专利技术的高速缓冲存储器架构可提供减少的能量消耗及/或经改进等待时间。举例来说，在若干个实施例中，可将比较逻辑(例如，比较器)嵌入于感测电路或高速缓冲存储器(例如，CDRAM)中的其它地方内，以在不将数据(例如，标签数据及/或高速缓冲存储器数据)传送出CDRAM(例如，经由输入/输出(I/O)线)的情况下并行执行多个高速缓冲存储器条目的比较。可将来自命令的标签数据与CDRAM的高速缓冲存储器条目中的标签数据进行比较，以确定所请求数据是否位于CDRAM中或CDRAM是否准备好将对应于命令的数据写入到CDRAM。使用CDRAM上的感测电路执行此类比较可允许在(举例来说)CDRAM与高速缓冲存储器控制器之间不传送数据的情况下执行命令。在若干个实施例中，高速缓冲存储器架构可包括用以接收命令及发送响应的双(例如，单独的)接口(例如，输入接口及输出接口)。在本专利技术的以下详细说明中，参考形成本专利技术的部分且其中以图解说明方式展示可如何实践本专利技术的一或多个实施例的附图。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本专利技术的实施例，且应理解，可利用其它实施例且可在不背离本专利技术的范围的情况下做出过程、电及/或结构的改变。如本文中所使用，标志符“M”、“N”、“P”、“R”及“S”(尤其关于图式中的参考编号)指示可包含经如此标志的若干个特定特征。如本文中所使用，“若干个”特定事物可指此类事物中的一或多者(例如，若干个存储器装置可指一或多个存储器装置)。本文中的图遵循其中第一个数字或前几个数字对应于图式的图编号且剩余数字识别图式中的元件或组件的编号惯例。可通过使用类似的数字来识别不同图之间的类似元件或组件。举例来说，120可指的是图1中的元件“20”，且在图2中类似元件可指代为220。如将了解，可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本专利技术的若干个额外实施例。图1是根据本专利技术的若干个实施例的呈包含高速缓冲存储器的系统100的形式的设备的框图。在图1中，高速缓冲存储器可为高速缓冲存储器DRAM(CDRAM)装置110。在图1中所展示的实例中，系统100包含存储器装置120、高速缓冲存储器控制器112、控制器122、队列104及互连总线102。在若干个实施例中，CDRAM装置110、存储器装置120、高速缓冲存储器控制器112、控制器122及队列104还可视为设备。CDRAM装置110包含DRAM存储器单元阵列118及感测电路119。感测电路119可包含与执行由CDRAM装置110接收的命令相关联而使用的若干个感测放大器115及比较逻辑117(例如，若干个比较器)。CDRAM装置110可经由输入接口114及输出接口116耦合到高速缓冲存储器控制器112。输入接口114可用于在CDRAM装置110处接收来自高速缓冲存储器控制器112的信息(例如，命令及/或数据)。输出接口116可用于将信息从CDRAM装置110发送到高速缓冲存储器控制器112。在若干个实施例中，存储器装置120可包含存储器单元(例如DRAM存储器单元及/或NAND存储器单元(举例来说)以及其它类型的存储器单元)阵列。存储器装置120可用作存储可由CDRAM装置110高速缓存的数据的后备存储区。在若干个实施例中，存储器装置120可经由总线124耦合到控制器122。总线124可为共享总线124或可包括若干个单独总线(例如，地址总线、数据总线、控制总线等)以在控制器122与存储器装置120之间传送信息。在若干个实施例中，系统100可包含经由总线124耦合在一起的若干个存储器装置(例如，存储器装置120)及若干个控制器(例如，控制器122)。在若干个实施例中，系统100可经由互连总线102耦合到主机(例如，主机处理器)及/或其它存储器装置(未展示)。主机及/或其它存储器装置可经由互连总线102将数据及/或命令发送到队列104。系统100可为将数据存储于存储器装置120中且使用CDRAM存储器装置110来高速缓存来自存储器装置120的数据的存储器系统。系统100还可高速缓存经由互连总线102从主机及/或其它存储器装置接收的数据(例如，在CDRA本文档来自技高网...

【技术保护点】
一种设备，其包括：存储器单元阵列，其经配置以每存储器单元页存储多个高速缓冲存储器条目；及感测电路，其经配置以：确定对应于来自高速缓冲存储器控制器的请求的高速缓冲存储器数据是否位于所述阵列中对应于所述请求的位置处；且将指示高速缓冲存储器数据是否位于所述阵列中对应于所述请求的所述位置处的响应返回到所述高速缓冲存储器控制器。

【技术特征摘要】
【国外来华专利技术】2014.06.02 US 14/293,5211.一种设备，其包括：存储器单元阵列，其经配置以每存储器单元页存储多个高速缓冲存储器条目；及感测电路，其经配置以：确定对应于来自高速缓冲存储器控制器的请求的高速缓冲存储器数据是否位于所述阵列中对应于所述请求的位置处；且将指示高速缓冲存储器数据是否位于所述阵列中对应于所述请求的所述位置处的响应返回到所述高速缓冲存储器控制器。2.根据权利要求1所述的设备，其中所述设备经配置以：响应于对应于所述请求的高速缓冲存储器数据位于所述阵列中对应于所述请求的所述位置处的确定而返回所述高速缓冲存储器数据。3.根据权利要求1中任一权利要求所述的设备，其中所述设备经配置以：响应于指示有效数据并不位于所述存储器单元阵列中对应于所述请求的所述位置处的有效性指示符的状态而将对应于所述请求的高速缓冲存储器数据写入于所述阵列中。4.根据权利要求1中任一权利要求所述的设备，其中所述设备经配置以：响应于指示有效数据位于所述阵列中对应于所述请求的所述位置处的有效性指示符的状态而从所述阵列逐出已更改数据。5.根据权利要求4所述的设备，其中所述设备经配置以：在从所述存储器单元阵列中的所述位置逐出已更改数据之后，将对应于所述请求的高速缓冲存储器数据写入于所述阵列中的所述位置处。6.根据权利要求1到5中任一权利要求所述的设备，其中所述设备经配置以：在不向所述高速缓冲存储器控制器发送标签数据的情况下，确定高速缓冲存储器数据是否位于所述阵列中对应于所述请求的所述位置处。7.根据权利要求1到5中任一权利要求所述的设备，其中所述若干个高速缓冲存储器条目中的每一高速缓冲存储器条目是存储于所述存储器单元阵列的若干个页中的一者上的若干个槽中的一者中。8.根据权利要求7所述的设备，其中所述多个高速缓冲存储器条目中的每一高速缓冲存储器条目包含相应高速缓冲存储器数据及标签数据。9.根据权利要求7所述的设备，其中标签数据包括对应于后备存储区的地址、有效位及已更改位。10.根据权利要求7所述的设备，其中所述多个高速缓冲存储器条目中的每一高速缓冲存储器条目包含相应路径索引。11.一种用于操作高速缓冲存储器的方法，其包括：从高速缓冲存储器控制器接收读取请求；在不经由输入/输出I/O接口传送来自所述高速缓冲存储器的标签数据的情况下通过使用所述高速缓冲存储器的比较逻辑而确定对应于所述读取请求的高速缓冲存储器数据是否位于所述高速缓冲存储器中；及将指示对应于所述读取请求的所述高速缓冲存储器数据是否位于所述高速缓冲存储器中的响应返回到所述高速缓冲存储器控制器。12.根据权利要求11所述的方法，其中所述方法包含：响应于通过所述比较逻辑进行的对应于所述读取请求的所述高速缓冲存储器数据位于所述高速缓冲存储器中的确定而将所述高速缓冲存储器数据从所述读取请求返回到所述高速缓冲存储器控制器。13.根据权利要求11中任一权利要求所述的方法，其中返回所述响应包含：响应于指示有效数据并不位于所述高速缓冲存储器中对应于所述读取请求的位置处的有效性指示符而在所述响应中提供指示所述高速缓冲存储器数据并不位于所述高速缓冲存储器中的指示。14.根据权利要求11到13中任一权利要求所述的方法，其中返回所述响应包含：响应于与所述读取请求相关联的标签数据不匹配所述高速缓冲存储器中的对应位置中的标签数据而在所述响应中提供指示所述高速缓冲存储器数据并不位于所述高速缓冲存储器中的指示。15.根据权利要求11到13中任一权利要求所述的方法，其中返回所述响应包含返回事务识别符TID。16.一种用于操作高速缓冲存储器的方法，其包括：从高速缓冲存储器控制器接收写入请求；确定有效数据是否位于所述高速缓冲存储器中对应于所述写入请求的位置处；响应于所述高速缓冲存储器中对应于所述写入请求的所述位置包含有效数据的确定而从所述位置逐出数据；将对应于所述写入请求的高速缓冲存储器数据写入到所述高速缓冲存储器中对应于所述...

【专利技术属性】
技术研发人员：罗伯特·M·沃克，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US