一种基于AXI总线的便捷可配置帧数据存取控制系统，本发明专利技术涉及基于AXI总线的便捷可配置帧数据存取控制系统。本发明专利技术是要解决现有方法操作复杂，系统整体性能低的问题，而提供了一种基于AXI总线的便捷可配置帧数据存取控制系统。配置模块、缓冲模块、写地址发生器模块、读地址发生器模块、读状态机控制模块、写状态机控制模块与AXI总线控制模块；所述缓冲模块包括写入数据缓冲子模块、写入地址缓冲子模块、读出数据缓冲子模块、读出地址缓冲子模块。本发明专利技术应用于数据存取领域。
【技术实现步骤摘要】
本专利技术涉及基于AXI总线的便捷可配置帧数据存取控制系统。
技术介绍
在数据传输和存储系统中，一种便捷高效的片外存储器访问方法能提高数据传输速率，大幅提尚系统性能。传统的对片外存储器中数据的存取方式是通过存储控制器来执行的。存储控制器是一个用于管理与规划从处理器到存储器间传输的总线电路控制器，它将处理器与存储器之间的接口进行转换，将处理器发出的读写等指令转换成为符合一定时序规则的信号，从而实现对存储器的访问。但这种传统的访问方式需要通过存储控制器对数据存取中涉及到的诸多信号进行必要的控制，包括数据信号、地址信号以及其他命令信号等，十分繁琐、操作复杂。并且，当对存储器进行数据写入和读取时，只能先明确一个地址，再对该地址进行数据写入和读取，再取下一个地址进行重复操作，这种方式中的数据传输速度依赖于数据处理速度，而这将降低系统的整体性能。
技术实现思路
本专利技术是要解决现有方法操作复杂，系统整体性能低的问题，而提供了一种基于AXI总线的便捷可配置帧数据存取控制系统。配置模块、缓冲模块、写地址发生器模块、读地址发生器模块、读状态机控制模块、写状态机控制模块与AXI总线控制模块；其中，所述配置模块由用户输入，并且对写地址发生器模块、读地址发生器模块和AXI总线控制模块进行参数配置；所述参数为:数据位宽、地址位宽和传输轮数；数据位宽确定AXI总线传输的数据宽度；地址位宽确定存储器的存储深度为2mbits; 传输轮数的可配置范围为:1，2，4，8，16，32，64，128和256，该参数表示AXI总线每次bur st传输时，无间隔连续传输的数据个数；所述缓冲模块包括写入数据缓冲子模块、写入地址缓冲子模块、读出数据缓冲子模块、读出地址缓冲子模块；所述写入数据缓冲子模块用来缓冲数据，数据流向是从FPGA到存储器，其宽度和深度均根据数据传输要求进行配置;其中，所述数据是FPGA中缓冲前的数据；所述写入地址缓冲子模块用来缓冲地址，数据流向是从FPGA到存储器，其宽度和深度均根据数据传输要求进行配置;其中，所述地址为数据写入存储器的地址，与数据匹配；所述读出数据缓冲子模块用来缓冲数据，数据流向是从存储器到FPGA，其宽度和深度均根据数据传输要求进行配置;其中，所述数据为存储器中缓冲后的数据；所述读出地址缓冲子模块用来缓冲地址，数据流向是从存储器到FPGA，其宽度和深度均根据数据传输要求进行配置;其中，所述地址从存储器中读取数据的地址；其中，所述写地址发生器模块提供AXI总线burst传输的写状态基地址，写状态基地址由用户通过配置模块进行配置，经由写地址发生器模块传输到写状态机控制模块；其中，所述读地址发生器模块提供AXI总线burst传输的读状态基地址，读状态基地址由用户通过配置模块进行配置，经由读地址发生器模块传输到读状态机控制模块；其中，所述读状态机控制模块控制AXI总线burst传输的读时序；其中，所述写状态机控制模块控制AXI总线burst传输的写时序；其中，所述AXI总线控制模块控制AXI总线burst传输的读时序与写时序、数据位宽转换，并连接读状态机控制模块、写状态机控制模块与存储器；所述地址:写入数据或者读出数据在存储器中的物理地址。专利技术效果:(i)FIFO 模块本模块作为整个系统的前端输入模块，其接口信号相对于存储器输入接口信号和AXI总线接口信号都更加简化，这使得用户通过AXI总线进行存储器的读取和写入数据变得更加便捷，接口形式和接口操作均得到了大幅简化。另外，本模块中的读/写数据及地址的四个FIFO均为双端口FIFO，即每个FIFO的读写时钟、复位信号以及空满标志信号都是独立的。这种设计不仅可以保证数据跨时钟域传输的正确性，还能大幅提升FIFO的读写速度，同时也大幅提升了模块内部数据传输速度，也同时避免了 AXI总线访问冲突等问题。(2)本专利技术中的帧数据存取控制方法，利用简洁的FIFO接口屏蔽了复杂的存储器接口操作，使访问方式更加便捷，同时利用AXI总线的突发传输方式和增大传输位宽的方式提升了数据传输速率，并且实现了传输数据位宽、地址位宽、基地址和突发传输轮数的动态可配置。本专利技术通过FIFO大量缓存数据及其地址，在后续数据处理时，不必等待每个地址中的数据写入或读取完毕再进行地址读取，而是在数据处理的同时继续缓存前向传入的数据和地址，这种缓存方式能大幅提升整体数据传输速度。经测试验证，本系统可以长期稳定工作，其数据读写传输速度同时可达lOGbps以上。并且，本系统已经实际应用在某数据解析系统中，为大幅提升系统数据传输速度提供关键技术支持。(3)读取和写入过程使得用户不需要进行连续的地址输入，简化了繁琐的多次握手操作，更加便捷且高效。通过FIFO大量缓存数据及其地址，在后续数据处理时，不必等待每个地址中的数据写入或读取完毕再进行地址读取，而是在数据处理的同时继续缓存前向传入的数据和地址，这种缓存方式能大幅提升整体数据传输速度。【附图说明】图1是本专利技术基于AXI总线的便捷可配置帧数据存取控制系统图；图2是本专利技术读状态机状态转换图；图3是本专利技术写状态机状态转换图。【具体实施方式】【具体实施方式】一:本实施方式的配置模块、缓冲模块即FIFO模块、写地址发生器模块、读地址发生器模块、读状态机控制模块、写状态机控制模块与AXI总线控制模块；其中，所述配置模块由用户输入，对写地址发生器模块、读地址发生器模块和AXI总线控制模块进行参数配置；所述参数为:数据位宽data_width即η、地址位宽addr_width即m和传输轮数burst_length即1 ；数据位宽η确定AXI总线传输的数据宽度；地址位宽m确定存储器的存储深度为2mbits;1的可配置范围为:1，2，4，8，16，32，64，128和256，该参数表示AXI总线每次burst传输时，无间隔连续传输的数据个数；所述缓冲模块包括写入数据缓冲子模块即RFIF0子模块、写入地址缓冲子模块即ARFIF0子模块、读出数据缓冲子模块即WFIF0子模块、读出地址缓冲子模块即AWFIF0子模块；所述写入数据缓冲子模块用来缓冲数据，数据流向是从FPGA(现场可编程门阵列(Field Programmable GateArray))到存储器，其宽度和深度均根据数据传输要求进行配置;其中，所述数据是FPGA中缓冲前的数据；所述写入地址缓冲子模块用来缓冲地址，数据流向是从FPGA到存储器，其宽度和深度均根据数据传输要求进行配置;其中，所述地址为数据写入存储器的地址，与数据匹配；所述读出数据缓冲子模块用来缓冲数据，数据流向是从存储器到FPGA，其宽度和深度均根据数据传输要求进行配置;其中，所述数据为存储器中缓冲后的数据；所述读出地址缓冲子模块用来缓冲地址，数据流向是从存储器到FPGA，其宽度和深度均根据数据传输要求进行配置;其中，所述地址从存储器中读取数据的地址；其中，所述写地址发生器模块提供AXI总线burst传输的写状态基地址，写状态基地址由用户通过配置模块进行配置，经由写地址发生器模块传输到写状态机控制模块；其中，所述读地址发生器模块提供AXI总线burst传输的读状态基地址，读状态基地址由用户通过配置模块进行配置，经由读地址发生器模块传输到读状态机控制模本文档来自技高网...
【技术保护点】
一种基于AXI总线的便捷可配置帧数据存取控制系统，其特征在于它包括：配置模块、缓冲模块、写地址发生器模块、读地址发生器模块、读状态机控制模块、写状态机控制模块与AXI总线控制模块；其中，所述配置模块由用户输入，并且对写地址发生器模块、读地址发生器模块和AXI总线控制模块进行参数配置；所述参数为：数据位宽、地址位宽和传输轮数；数据位宽确定AXI总线传输的数据宽度；地址位宽确定存储器的存储深度为2mbits；传输轮数的可配置范围为：1，2，4，8，16，32，64，128和256，该参数表示AXI总线每次burst传输时，无间隔连续传输的数据个数；所述缓冲模块包括写入数据缓冲子模块、写入地址缓冲子模块、读出数据缓冲子模块、读出地址缓冲子模块；所述写入数据缓冲子模块用来缓冲数据，数据流向是从FPGA到存储器，其宽度和深度均根据数据传输要求进行配置；其中，所述数据是FPGA中缓冲前的数据；所述写入地址缓冲子模块用来缓冲地址，数据流向是从FPGA到存储器，其宽度和深度均根据数据传输要求进行配置；其中，所述地址为数据写入存储器的地址，与数据匹配；所述读出数据缓冲子模块用来缓冲数据，数据流向是从存储器到FPGA，其宽度和深度均根据数据传输要求进行配置；其中，所述数据为存储器中缓冲后的数据；所述读出地址缓冲子模块用来缓冲地址，数据流向是从存储器到FPGA，其宽度和深度均根据数据传输要求进行配置；其中，所述地址从存储器中读取数据的地址；其中，所述写地址发生器模块提供AXI总线burst传输的写状态基地址，写状态基地址由用户通过配置模块进行配置，经由写地址发生器模块传输到写状态机控制模块；其中，所述读地址发生器模块提供AXI总线burst传输的读状态基地址，读状态基地址由用户通过配置模块进行配置，经由读地址发生器模块传输到读状态机控制模块；其中，所述读状态机控制模块控制AXI总线burst传输的读时序；其中，所述写状态机控制模块控制AXI总线burst传输的写时序；其中，所述AXI总线控制模块控制AXI总线burst传输的读时序与写时序、数据位宽转换，并连接读状态机控制模块、写状态机控制模块与存储器；所述地址：写入数据或者读出数据在存储器中的物理地址。...
【技术特征摘要】
【专利技术属性】
技术研发人员：王少军，马宁，崔秀海，刘大同，刘瀚博，姬耀，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：黑龙江;23
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。