本发明专利技术提供一种移位寄存单元、移位寄存器、栅极驱动电路及显示装置。所述移位寄存单元包括信号输入端、输入模块、上拉模块、下拉模块、下拉控制模块、时钟信号输入端、信号输出端和存储模块，信号输入端与输入模块的控制端相连，输入模块的输出端与上拉模块的控制端相连，上拉模块的输入端与时钟信号输入端相连，上拉模块的输出端与信号输出端相连，下拉模块的控制端与下拉控制模块的输出端相连，下拉控制模块的输入端与时钟信号输入端相连，存储模块的一端与上拉模块的控制端相连，存储模块的另一端与低电平输入端相连。上述移位寄存单元可以减少薄膜晶体管的数量，降低占用的面积，以减小边框的宽度；以及，对PU点和信号输出端的信号进行降噪。
【技术实现步骤摘要】
本专利技术涉及显示
，具体地，涉及一种移位寄存单元、移位寄存器、栅极驱动电路及显示装置。
技术介绍
在TFT-LCD和0LED显示装置中，栅极驱动电路用于驱使各行像素依次打开，而在像素被打开时，写入数据信号，从而实现显示。栅极驱动电路主要通过移位寄存器使各行像素“依次”打开，而移位寄存器则包括依次级联的多个移位寄存单元。图1为现有的移位寄存单元的电路图。在该移位寄存单元中，包括第一晶体管Ml?第九晶体管M9，以及电容C，其连接方式如图1所示，所述第一晶体管Ml?第九晶体管M9均为N型晶体管。图2为图1所示电路图中各信号的时序图。如图2所示，在将一行像素打开时，与该行像素对应的移位寄存单元中，首先，在tl阶段，第一输入信号IN1为低电平，第二输入信号IN2为低电平，时钟信号CLK在初段为低电平，之后变为高电平，且PU点维持低电平，基于该时序，第一晶体管Ml、第二晶体管M2、第三晶体管M3和第四晶体管M4关闭，在时钟信号CLK变为高电平时，使第八晶体管M8和第五晶体管M5开启，继而点变为高电平，使第九晶体管M9开启，这样低电平输入端VSS与信号输出端OUTPUT连接，对信号输出端OUTPUT进行放噪。在t2阶段，第一输入信号IN1为高电平，第二输入信号IN2为低电平，时钟信号CLK为低电平，基于该时序，第一晶体管Ml、第三晶体管M3开启，第二晶体管M2、第四晶体管M4关闭，PU点为高电平以及对电容C充电，时钟信号CLK输入至信号输出端OUTPUT，因此，信号输出端OUTPUT输出低电平信号。在t3阶段，第一输入信号IN1为低电平，第二输入信号IN2为低电平，时钟信号CLK为高电平，基于该时序，第一晶体管M1、第二晶体管M2、第四晶体管M4关闭，使PU点得以保持高电平，以维持第三晶体管M3的开启状态，使时钟信号CLK继续输入至输出端OUTPUT，因此，信号输出端OUTPUT输出高电平信号；而信号输出端OUTPUT为高电平，则使第六晶体管M6和第七晶体管M7开启，从而使第五晶体管M5关闭，以及使点为低电平，进而使第九晶体管M9关闭，从而使低电平输入端VSS不与信号输出端OUTPUT连接，保证信号输出端OUTPUT所输出高电平信号的稳定性。在t4阶段，第一输入信号皿为低电平，第二输入信号IN2为高电平，时钟信号CLK为低电平，基于该时序，第一晶体管Ml关闭，第二晶体管M2、第四晶体管M4开启，使PU点及电容C放电变为低电平，第三晶体管M3关闭，低电平输入端VSS与信号输出端OUTPUT连接，信号输出端OUTPUT输出低电平信号。通过上述过程，可以将该移位寄存单元对应的一行像素打开，在之后直到该行像素下一次开启的过程中，重复tl和t4阶段的过程。在上述移位寄存单元中，如图2所示，PU点容易受到噪声的影响，其稳定性较差；另外，在点和时钟信号CLK同时为高电平时，需要第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8来设置点为低电平，这样每级移位寄存单元中薄膜晶体管的数量较大，从而会增加移位寄存器占用的面积，并在工作过程中功耗更高。
技术实现思路
本专利技术旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存单元、移位寄存器、栅极驱动电路及显示装置，其可以减少薄膜晶体管的数量，简化电路结构，减少占用的面积，从而减小显示装置的边框的宽度；同时，还可以对PU点以及信号输出端的信号进行降噪。为实现本专利技术的目的而提供一种移位寄存单元，其包括信号输入端、输入模块、上拉模块、下拉模块、下拉控制模块、时钟信号输入端、信号输出端和存储模块，所述信号输入端与所述输入模块的控制端相连，所述输入模块的输出端与所述上拉模块的控制端相连，所述输入模块用于根据信号输入端提供的信号控制上拉模块的开闭；所述上拉模块的输入端与所述时钟信号输入端相连，所述上拉模块的输出端与所述信号输出端相连，所述上拉模块用于在输入模块的输出信号的控制下将所述信号输出端的输出信号上拉；所述下拉模块的控制端与所述下拉控制模块的输出端相连，所述下拉控制模块的输入端与所述时钟信号输入端相连，所述下拉控制模块用于根据时钟信号输入端所提供的信号控制所述下拉模块的开闭；所述下拉模块用于将信号输出端的输出信号下拉；所述存储模块的一端与所述上拉模块的控制端相连，所述存储模块的另一端与所述低电平输入端相连。其中，所述输入模块包括第一晶体管和第一电压输入端，所述第一晶体管的栅极形成为所述输入模块的控制端，所述第一晶体管的源极与所述第一电压输入端相连，所述第一晶体管的漏极形成为所述输入模块的输出端。其中，所述移位寄存单元还包括复位模块，所述复位模块用于在充电开始前对所述上拉模块的控制端进行复位。其中，所述复位模块包括复位信号输入端和第二晶体管；所述第二晶体管的栅极与所述复位信号输入端相连，漏极与所述上拉模块的控制端相连，源极与第二电压输入端相连，所述第二电压输入端能够输入低电平信号。其中，所述上拉模块为第三晶体管，所述第三晶体管的栅极形成为上拉模块的控制端，源极形成为上拉模块的输入端，漏极形成为上拉模块的输出端。其中，所述下拉模块包括第四晶体管，所述第四晶体管的栅极形成为所述下拉模块的控制端，漏极与所述信号输出端相连，源极与所述低电平输入端相连。其中，所述下拉模块还包括第七晶体管，所述第七晶体管的栅极与所述第四晶体管的栅极相连，源极与所述低电平输入端相连，漏极与所述上拉模块的控制端相连。其中，所述下拉控制模块包括第五晶体管和第六晶体管，所述第五晶体管的栅极和源极相连，以形成为所述下拉控制模块的输入端，所述第五晶体管的漏极与所述第六晶体管的漏极相连，并且，所述第五晶体管的漏极形成为所述下拉控制模块的输出端，所述第六晶体管的栅极与所述信号输出端相连，所述第六晶体管的源极与所述低电平输入端相连，所述第五晶体管的宽长比小于所述第六晶体管的宽长比。其中，所述第五晶体管的宽长比与所述第六晶体管的宽长比之比为1:3至1:5。其中，当所述第一电压输入端输入高电平电压时，所述第二电压输入端输入低电平电压；当所述第一电压输入端输入低电平电压时，所述第二电压输入端输入高电平电压。其中，所述存储模块为存储电容，所述存储电容的第一端与所述上拉模块的控制端相连，所述存储电容的第二端与所述低电平输入端相连。作为另一个技术方案，本专利技术还提供一种移位寄存器，所述移位寄存器包括级联的多级移位寄存单元，所述移位寄存单元采用上述移位寄存单元。作为另一个技术方案，本专利技术还提供一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，所述移位寄存器采用上述移位寄存器。作为另一个技术方案，本专利技术还提供一种显示装置，所述显示装置包括栅极驱动电路，所述栅极驱动电路采用上述栅极驱动电路。本专利技术具有以下有益效果:本专利技术提供的移位寄存单元，在输入模块和上拉模块之间的节点，即点为低电平，时钟信号输入端输出的时钟信号为高电平时，下拉模块开启，使PU点和信号输出端与低电平输入端连接，对点以及对信号输出端进行降噪，从而可以使减少噪声对PU点电压的影响，使点的电压更加稳定，以及提高输出信号的稳定性；另外，在点，以及时钟信号输入端输出的时钟信号同时为高电平时，通过设置下拉控制模块中各晶体管的宽长比的比值，可以实现下拉模块与下本文档来自技高网...
【技术保护点】
一种移位寄存单元，包括信号输入端、输入模块、上拉模块、下拉模块、下拉控制模块、时钟信号输入端、信号输出端和存储模块，其特征在于，所述信号输入端与所述输入模块的控制端相连，所述输入模块的输出端与所述上拉模块的控制端相连，所述输入模块用于根据信号输入端提供的信号控制上拉模块的开闭；所述上拉模块的输入端与所述时钟信号输入端相连，所述上拉模块的输出端与所述信号输出端相连，所述上拉模块用于在输入模块的输出信号的控制下将所述信号输出端的输出信号上拉；所述下拉模块的控制端与所述下拉控制模块的输出端相连，所述下拉控制模块的输入端与所述时钟信号输入端相连，所述下拉控制模块用于根据时钟信号输入端所提供的信号控制所述下拉模块的开闭；所述下拉模块用于将信号输出端的输出信号下拉；所述存储模块的一端与所述上拉模块的控制端相连，所述存储模块的另一端与低电平输入端相连。
【技术特征摘要】
【专利技术属性】
技术研发人员：冯思林，李红敏，
申请(专利权)人：京东方科技集团股份有限公司，合肥京东方光电科技有限公司，
类型：发明
国别省市：北京;11
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