一种RS码编码器及编码方法技术

本发明专利技术公开了一种RS码编码器及编码方法，包括RS码并行生成多项式系数计算模块、RS码符号串并转换模块、RS码并行计算使能产生模块和RS码符号并行计算模块；RS码并行生成多项式系数计算模块接受任意RS码生成多项式系数，完成并行生成多项式系数计算，将并行生成多项式系数传递给RS码符号并行计算模块；RS码符号串并转换模块对输入待编码信息完成串并转换，输出并行RS码信息符号；计算使能产生模块根据输入配置参数及数据时钟产生RS码并行计算模块使能信号；RS码符号并行计算模块根据RS码并行生成多项式系数及计算使能完成并行RS码校验符号计算；本发明专利技术适用于基于FPGA的高速调制器的高速RS编码，并且支持定义在不同有限域上的RS码码率自适应编码。

【技术实现步骤摘要】

本专利技术涉及一种RS码编码器及编码方法，属于数字信息传输

技术介绍
在通信系统前向纠错编码技术中，RS(Reed-Solomon)码是一种非二进制分组循环 码，具有较好的抗突发错误能力。在基于FPGA的高速数据调制器开发时，通常采用RS码完 成数据的信道编码，提高信息传输的有效性。 RS码是一种多进制BCH码，采用移位寄存器结构实现，其运算均在给定的有限域 上进行。有限域由域多项式确定其运算方式，RS码编码由码长n、信息符号长度k确定其生 成多项式。当对编码速率要求超过FPGA程序串行最大处理速率时，由于受FPGA工作时钟 限制，需要W并行方式进行编码。现有的并行编码方法可分为两类：码字级并行编码及符号 级并行编码。码字级并行编码方法相当于采用多个RS串行编码器同时进行编码，W达到较 高的编码数据吞吐率，将占用大量的芯片资源；符号级并行编码方法通过每次完成多个符 号的编码运算实现并行编码，进行符号级并行编码时，涉及到RS符号在有限域上的并行乘 法运算。 在采用FPGA实现有限域的乘法时，通常有两种方式，一种则是利用FPGA逻辑资源 实现有限域乘法器，每个FPGA工作时钟周期可完成一次乘法，在域多项式改变时需要重新 生成乘法器。另一种是预先生成乘法查找表，遍历给定有限域上的所有基元素的乘法运算。 采用查找表方式需要占用一定的存储资源（对位宽为m的扩展域GF(2")，共有2"-1个基元 素，因而查找表的大小为mX(2"-1)^2比特），且每次查表只能得到一次有限域乘法结果， 不便于并行实现。送两种乘法器实现方式，在采用移位寄存器结构进行RS编码时，每次仅 能移入一个RS信息符号，编码速率受限。若要求每次移入多个RS码信息符号，则需要多个 乘法器或存储多个查找表，且如果需要实时（FPGA程序运行时）更改域多项式，也需要存储 多个查找表，都将占用较多芯片资源，且灵活性有限。
技术实现思路
本专利技术解决的技术问题是；克服现有技术不足，提供了一种实现高速的数据传输、 提高通信系统的信道适应能力的高速实时可配置的RS编码器及编码方法。 为解决上述技术问题，本专利技术的技术解决方案如下： -种RS码编码器，包括RS码并行生成多项式系数计算模块、RS码并行计算使能 产生模块、RS码符号串并转换模块和RS码符号并行计算模块。 所述的RS码并行生成多项式系数计算模块，根据外部输入的配置参数RS码生成 多项式系数及RS码符号并行度，利用线性反馈移位寄存器结构计算并行生成多项式系数。 本专利技术设置n-k个m位宽的寄存器R。~R。k1构成线性反馈移位寄存器结构。RS码并行生成多项式系数计算模块接受外部输入配置参数；RS码生成多项式系数、RS码码长 n、RS码信息符号数k，RS符号位宽m及符号并行度P。在加载有限域域多项式信号高有效 时，R。~RnkI分别初始化为RS码生成多项式系数gi~g。k，然后完成P次并行生成多项式 系数计算。每次计算时，寄存器R。的值作为反馈值与gi~g。k相乘得到n-k个结果，分别 与各寄存器移入值求和后作为各寄存器的更新值，其中，寄存器R。k1的移入值恒为0。计算 完成后每个寄存器对应P个并行生成多项式系数，与常系数1构成共（P+1)X(n-k)个并行 生成多项式系数输出，W及系数计算完成指示信号。 所述的RS码符号串并转换模块，根据外部输入的配置参数RS码符号并行度及RS 码码长、RS码信息符号数，对输入待编码信息数据转换为并行RS码符号输出。RS码符号串并转换模块，根据外部输入的配置参数符号并行度P及RS码信息符号 数k，对输入待编码信息进行串并转换，每m比特构成一个RS码信息符号。并对RS码信息 符号数进行计数，当计数值count小于等于k-p时，每次并行输出为pXm比特，即每次输出 P个RS码信息符号；否则输出k-count个RS码信息符号。 所述的RS码并行计算使能产生模块，根据外部输入的配置参数RS码码长，RS码 信息符号数，W及RS码符号并行度，产生RS码并行计算使能信号。RS码符号并行计算模块接受RS码并行生成多项式系数产生模块输出的并行生成 多项式系数、RS码符号串并转换模块输出的并行RS码符号，在RS码并行计算使能模块输 出的计算使能信号为1时，完成RS码的符号并行计算；当计算使能信号为0时，将各寄存器 的值依次输出即得到RS码校验符号。 所述的RS码符号并行计算模块，在RS码并行计算使能信号为高时，利用线性反馈 移位寄存器结构实现，将RS码符号串并转换模块输出的P个或者k-count个RS码信息符 号移入，完成RS码并行输入符号的相乘和求和，在RS码并行计算使能信号为低时，依次输 出各寄存器值，即为RS码编码后的校验符号。RS码并行计算使能产生模块，接受RS码并行生成多项式系数计算模块输出的系 数计算完成指示信号，根据外部输入的RS码配置参数；RS码码长n，RS码信息符号数k，W 及RS码符号并行度P，对RS码符号串并转换模块输出的RS码信息符号数进行计数，当计数 值小于等于k时，输出计算使能信号为1，否则输出计算使能信号为0,持续（n-k)个FPGA 工作时钟周期后，清零计数器并重新开始计数。RS码符号并行计算模块，其特征在于：可根据所述RS码并行生成多项式系数完成 RS码校验符号的并行计算。在每次输入P个RS码信息符号时，线性反馈移位寄存器每次 移入P个RS码信息符号时，与寄存器Ro~R。k1的值构成（n-k+p)个符号构成的向量，每个 寄存器运算时，截取该向量中的P+1个符号与该寄存器更新值时使用对应的P+1个并行生 成多项式系数相乘后求和，即得到该寄存器的更新值；当移入k-count个RS码信息符号时， 与寄存器R。~R。k1的值构成（n-count)个符号向量，每个寄存器运算时，截取符号向量中 的k-count+1个符号与该寄存器更新值时使用对应的k-count+1个并行生成多项式系数相 乘后求和，即得到该寄存器的更新值。此时，寄存器R。~R。k1的值即RS码编码得到的n-k 个校验符号。 进一步的，所述的RS符号相乘及求和运算均在给定的有限域上进行。采用有限域 上的乘法运算子模块完成任意给定域多项式的有限域上的乘法运算，该子模块作为RS码 并行生成系数计算模块及RS码符号并行计算模块的基础。有限域上的乘法运算子模块W 移位异或运算实现，当输入m比特的数据X，Y时，对X按位左移，移出位为1时，将X左移得 到的值与有限域域多项式系数按位异或；移出位为O时，直接取左移得到的值。该值在Y的 当前位为1时，参与最后的按位异或运算，Y的当前位为O时，不参与运算。则当X按Y的 所有位移出得到的中间结果按位异或即得到X和Y在该有限域上的乘法运算结果。 本专利技术提供了一种基于FPGA的RS码并行生成多项式系数的计算方法，在FPGA程 序运行时，若需要配置为不同码率的RS码，则RS码并行生成多项式系数计算模块在加载RS 码生成多项式系数信号有效时，重新计算所需的RS码并行多项式生成系数。若需要配置为 定义在不同有限域上的RS码，则有限域乘法运算子模块将根据外部输入的配置参数有限 域域多项式实现定义在该有限域上的乘法运算，W此为基础实现实时可配置的高速RS码 编本文档来自技高网...

【技术保护点】
一种RS码编码器，其特征在于：包括RS码并行生成多项式系数计算模块、RS码并行计算使能产生模块、RS码符号串并转换模块和RS码符号并行计算模块；所述的RS码并行生成多项式系数计算模块在n‑k个m位宽的寄存器R0～Rn‑k‑1构成的线性反馈移位寄存器结构中完成并行生成多项式系数计算，其中n为RS码码长，k为RS码信息符号数，m为RS符号位宽，p为符号并行度，RS码并行生成多项式系数计算模块在加载有限域域多项式信号有效时，寄存器R0～Rn‑k‑1分别初始化为RS码生成多项式系数g1～gn‑k，利用外部输入的RS码生成多项式系数完成p次并行生成多项式系数计算，并将计算得到的RS码并行生成多项式系数输出到RS码符号并行计算模块，同时将系数计算完成指示信号输出到RS码并行计算使能产生模块；所述的RS码符号串并转换模块根据外部输入的配置参数符号并行度p及RS码信息符号数k，对外部输入的待编码信息进行串并转换，每m比特构成一个RS码信息符号，并对RS码信息符号数进行计数，当计数值count小于等于k‑p时，每次输出p个并行的RS码信息符号到RS码并行计算使能产生模块，否则输出k‑count个并行的RS码信息符号到RS码并行计算使能产生模块；所述的RS码并行计算使能产生模块接收RS码并行生成多项式系数计算模块输出的系数计算完成指示信号，对RS码符号串并转换模块输出的RS码信息符号数进行计数，当计数值小于等于k时，输出计算使能信号1到RS码符号并行计算模块，否则输出计算使能信号0到RS码符号并行计算模块；所述的RS码符号并行计算模块在接收到为1的计算使能信号后，利用接收到的RS码并行生成多项式系数和并行的RS码信息符号，完成RS码的符号并行计算，RS码符号并行计算模块在接收到为0的计算使能信号后，将RS码并行生成多项式系数计算模块的各寄存器的值依次输出即得到RS码校验符号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：谭卓越，单琦，孟祥国，靳云，李璇，
申请(专利权)人：航天恒星科技有限公司，
类型：发明
国别省市：北京;11