可重配置电路及其解码器制造技术

一种用于可重配置电路中用来解码数字脉冲的数字解码器，包括相位指示器模块，其具有耦接至参考脉冲输入和数据脉冲输入的输入。所述相位指示器模块具有定时信息输出，其提供指示在所述参考脉冲输入和所述数据脉冲输入上出现的脉冲的上升及下降沿的逻辑值。相位解码器模块具有耦接至所述定时信息输出的输入，并输出已解码的二进制数据值。在操作中，所述相位解码器模块将在所述定时信息输出处的所述逻辑值中的至少两个与表示施加至所述相位输入其中之一的脉冲的前沿及后沿的信号进行比较，从而确定在所述相位输入上的脉冲到达顺序序列，并从而提供所述已解码的二进制数据值。

【技术实现步骤摘要】
可重配置电路及其解码器
本专利技术涉及一种用于解码数字脉冲的解码器，以及包括数字脉冲解码器的可重配 置电路。
技术介绍
半导体裸片封装利用增强的电路功能进行制造从而封装引脚计数（外部端子计 数）。然而，由于有限数目的外部端子或引脚，因此内部电路节点的可控制性和可观测性通 常是不够的，除非可测试性被设计到电路中。 可测试性利用专用测试引脚被设计到电路中。这些专用测试引脚通常用于结构 化可测性设计（DFT，Design for测试ability)技术，譬如扫描路径、电平敏感扫描设计 (LSSD，Level Sensitive Scan Design)、内建自测试（BIST，Built in Self-测试）和随机 访问扫描。然而，由于外部引脚的数目是有限的，因此这些专用测试引脚以电路功能模块的 精简功能和通常的运行时间可访问性为代价来提供。 【附图说明】 本专利技术及其目标和优点可参考优选实施方式的下列说明和附图更好地理解，其 中： 图1是根据本专利技术优选实施方式的可重配置电子电路的示意性电路图； 图2A到2D是根据本专利技术优选实施方式说明已编码的数字脉冲的时序(定时） (timing)图； 图3是根据本专利技术优选实施方式图1的电路的脉冲解码器的解码器模块的示意性 电路图； 图4是根据本专利技术优选实施方式图3的解码器模块的相位指示器模块的示意性电 路图； 图5是根据本专利技术优选实施方式图3的解码器模块的周期复位模块的示意性电路 图； 图6是根据本专利技术优选实施方式图3的解码器模块的相位解码器模块的示意性电 路图； 图7是根据本专利技术优选实施方式图3的解码器模块的相位误差指示器模块的示意 性电路图； 图8是根据本专利技术优选实施方式图1的电路的脉冲解码器的输出逻辑门的示意性 电路图； 图9是根据本专利技术优选实施方式图1的电路的测试模式选择器的示意性电路图； 图10是根据本专利技术优选实施方式图9的选择器的比较器的示意性电路图；以及 图11是根据本专利技术优选实施方式说明一种解码数字脉冲方法的流程图。 【具体实施方式】 下面结合附图阐述的详细描述旨在描述本专利技术目前优选的实施方式，并且并非旨 在代表可实施本专利技术的仅有形式。应该理解，相同或者等价的功能可由旨在包括在本专利技术 的精神和范围之内的不同实施方式实现。在附图中，相同的数字在全文中用来指示相同的 元件。此外，术语包括或其任意其他变形旨在覆盖非独有的包含，从而使得包括一系列 元件或步骤的模块、电路、设备组件、结构和方法步骤不仅包括那些元件而且包括没有明确 列出或这样的模块、电路、设备组件或步骤所固有的其他元件或步骤。在没有更多的限制的 情况下，包括......后面的元件并不排除包括该元件的另外相同元件的存在。 在一种实施方式中，本专利技术提供了一种解码在解码器的相位输入处接收的数字脉 冲的方法，数字脉冲是参考脉冲和至少一个数据脉冲。该方法包括：检测在所述输入中的一 个输入处接收的参考脉冲和在所述输入中的另一输入处接收的数据脉冲的出现。接着执行 比较参考脉冲的到达定时（timing)信息和数据脉冲的到达定时信息以确定脉冲到达顺序 序列的过程。该方法在解码器的输出处提供已解码的二进制数据值，所述已解码的二进制 数据值至少依赖于脉冲到达顺序序列。 在另一种实施方式中，本专利技术提供带有以参考脉冲输入和数据脉冲输入的形式的 至少两个相位输入的数字脉冲解码器。解码器包括相位指示器模块，具有耦接至参考脉冲 输入和数据脉冲输入的输入，其中所述相位指不器模块具有定时信电输出，该定时信息输 出提供指示在参考脉冲输入和数据脉冲输入上出现脉冲的上升和下降沿的逻辑值。解码器 还包括相位解码器模块，具有耦接至定时信息输出的输入和提供已解码的二进制数据值的 输出。在操作中，相位解码器模块将在定时信息输出处的逻辑值中的至少两个逻辑值与表 示施加到所述相位输入之一的脉冲的前沿和后沿的信号进行比较，以确定在所述相位输入 上的脉冲到达顺序序列，以及从而提供所述已解码的二进制数据值。 在另一种实施方式中，本专利技术提供一种可重配置电路，包括数字脉冲解码器和至 少一种功能模块，该功能模块提供所述电路的至少一些输出。该电路具有以参考脉冲输入 和数据脉冲输入形式的至少两个相位输入，耦接至数字脉冲解码器和至少一个功能模块的 输入。数字脉冲解码器包括相位指示器模块，具有耦接至所述参考脉冲输入和所述数据脉 冲输入的输入，其中相位指示器模块具有定时信息输出，该定时信息输出提供指示在所述 参考脉冲输入和所述数据脉冲输入上出现脉冲的上升沿及下降沿的逻辑值。解码器还包括 相位解码器模块，具有耦接至所述定时信息输出的输入以及提供已解码的二进制数据值的 输出。在操作中，相位解码器模块将在所述定时信息输出处的所述逻辑值中的至少两个与 表示施加至所述相位输入之一的脉冲的前沿和后沿的信号进行比较，从而确定在相位输入 上的脉冲到达顺序序列并从而提供已解码的二进制数据值 现在参考图1，示出了根据本专利技术优选实施方式的可重配置电子电路100的示意 性电路图。电路100包括具有耦接至电路100的外部端子110的相位输入的数字脉冲解码 器105。脉冲解码器105的输出选择性地耦接至测试模式选择器115的输入，该测试模式 选择器115具有耦接至电路120的功能模块120的DFT电路的测试模式输出测试1到测试 M。在操作中，测试模式输出测试1到测试M将控制命令发送至DFT电路，从而把功能模块 120重配置到选择测试模式，这对于本领域技术人员来说是显而易见的。换句话说，功能模 块120在非测试模式中进行操作，从而处理在相位输入处接收的数字数据，直到控制命令 发送至功能模块。 脉冲解码器105的相位输入被指定为参考脉冲输入（测试elk)和数据脉冲输 入（测试Clkl到测试Clkn)，脉冲解码器105的输出被指定为有效相位脉冲序列信号输出 (VAL)和已解码的二进制数据输出（位1到位2n)。如所示，参考脉冲输入（测试elk)也 连接至测试模式选择器115的输入。此外，参考脉冲输入（测试elk)和数据脉冲输入（测 试clkl到测试clkn)耦接至电路100中的功能模块120的节点（通常是输入）。功能模 块也具有选择性耦接至外部端子110的输出和在该实施方式中适合于耦接至已解码的二 进制数据输出（位1到位2n)的输入。如所示，数字脉冲解码器105包括脉冲解码器模块 125,所述脉冲解码器模块125提供有效相位脉冲序列信号输出（VAL)和已解码的二进制数 据输出（位1到位2n)。 图2A到2D是根据本专利技术优选实施方式说明已编码的数字脉冲的时序图。在图2A 中，已编码的数字脉冲示出了参考脉冲输入（测试elk)，其在数据脉冲输入（测试clkl)接 收已经上升和下降的数据脉冲210之后接收上升的参考脉冲205。相位的该相位序列，如图 2A所示，代表二进制码00。 在图2B中，已编码的数字脉冲示出了参考脉冲输入（测试elk)在数据脉冲输入 (测试clkl)接收数据脉冲210之后接收已上升的参考脉冲205。而且，在数据脉冲210下 降之前参考脉冲205已被接收，数据脉冲210在参本文档来自技高网...

【技术保护点】
一种用于对在解码器的多个相位输入处接收的数字脉冲进行解码的方法，数字脉冲是参考脉冲和至少一个数据脉冲，该方法包括：检测在所述输入中的一个输入处接收的参考脉冲和在所述输入中的另一输入处接收的数据脉冲的出现；比较参考脉冲的到达定时信息和数据脉冲的到达定时信息，以确定脉冲到达顺序序列；以及在解码器的输出处提供已解码的二进制数据值，所述已解码的二进制数据值至少依赖于脉冲到达顺序序列。

【技术特征摘要】
1. 一种用于对在解码器的多个相位输入处接收的数字脉冲进行解码的方法，数字脉冲 是参考脉冲和至少一个数据脉冲，该方法包括： 检测在所述输入中的一个输入处接收的参考脉冲和在所述输入中的另一输入处接收 的数据脉冲的出现； 比较参考脉冲的到达定时信息和数据脉冲的到达定时信息，以确定脉冲到达顺序序 列；以及 在解码器的输出处提供已解码的二进制数据值，所述已解码的二进制数据值至少依赖 于脉冲到达顺序序列。2. 如权利要求1所述的方法，其中所述比较也比较参考脉冲的终止定时信息和数据脉 冲的终止定时信息，以便确定脉冲终止序列。3. 如权利要求2所述的方法，其中所述提供包括处理所述脉冲终止序列，并且其中所 述已解码的二进制数据值依赖于所述脉冲终止序列。4. 如权利要求3所述的方法，进一步包括重复所述检测、比较和提供，以创建所述已解 码的二进制数据值的至少一个序列。5. 如权利要求4所述的方法，进一步包括： 将所述已解码的二进制数据值的序列中的至少一个序列与掩码位进行比较，以提供处 理使能信号；以及 处理所述序列中的至少一个序列中的另一个位，以控制数字电路的功能，其中所述处 理是响应于所述使能信号的。6. 如权利要求5所述的方法，其中所述功能是用于配置电路以在其上执行测试操作的 测试功能。7. -种带有以参考脉冲输入和数据脉冲输入的形式的至少两个相位输入的数字脉冲 解码器，所述解码器包括： 相位指示器模块，具有耦接至参考脉冲输入和数据脉冲输入的输入，其中所述相位指 示器模块具有定时信息输出，该定时信息输出提供指示在参考脉冲输入和数据脉冲输入上 出现脉冲的上升和下降沿的逻辑值；以及 相位解码器模块，具有耦接至定时信息输出的输入和提供已解码的二进制数据值的输 出，并且其中在操作中，所述相位解码器模块将在定时信息输出处的逻辑值中的至少两个 逻辑值与表示施加到所述相位输入之一的脉冲的前沿和后沿的信号进行比较，以确定在所 述相位输入上的脉冲到达顺序序列，以及从而提供所述已解码的二进制数据值。8. 如权利要求7所述的数字脉冲解码器，其中在操作中，响应于前沿和后沿在多个相 位输入中的相应相位输入上被检测到，所述相位解码器模块比较在各定时信息输出处的各 逻辑值。9. 如权利要求8所述的数字脉冲解码器，其中所述指定的脉冲沿包括在所述参考脉冲 输入上的参考脉冲的脉冲前沿和脉冲后沿，并且其中所述相位解码器模块比较在各定时信 息输出处在脉冲前沿和脉冲后沿时的逻辑值，以便提供所述已解码的二进制数据值。10. 如权利要求9所述的数字脉冲解码器，其中所述相位指示器模块包括成对互补锁 存器，每对互补锁存器选择性地耦接至所述相位输入之一。11. 如权利要求7所述的数字脉冲解码器，其中所述相位解码器模块包括基于处理器 的架构，响应于检测到脉冲前沿...

【专利技术属性】
技术研发人员：王岭，丁黄胜，章沙雁，张旺根，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US