电气膜体的制造方法技术

本发明专利技术的电气膜体的制造方法以短时间高效率且高精度地形成薄膜电阻等元件。该电气膜体的制造方法是将膜体形成为符合所希望的电气特性的形状的电气膜体的制造方法，其具有以下工序：在基板层上形成电气膜体的成膜工序，测量在该成膜工序中成膜的电气膜体的面内的电气特性的电气特性测量工序；基于在该电气特性测量工序中测量到的电气特性设定电气膜体的形状的电气膜体形状设定工序，以及形成在该电气膜体形状设定工序中所设定的形状的电气膜体的电气膜体形成工序。

【技术实现步骤摘要】
电气膜体的制造方法
本专利技术涉及将膜体形成为符合所期望的电气特性的形状和大小的电气膜体的制造方法。
技术介绍
近年来，随着布线基板的电路的高密度化，电阻等也由薄膜形成。并且，布线基板也变得多层化。这种例子有，专利文献1中记载的附带电容器的电路基板以及使用该电路基板的多层电路基板，和专利文献2中记载的元件内置多层布线板。专利文献1的多层电路基板是在绝缘基板的表面形成印刷电容器而构成的的附带电容器的电路基板。上述印刷电容器由在上述绝缘基板的表面用铜箔形成的第1电极、和在上述第1电极上用介质浆料形成的介电层和在上述介电层上用导电涂料形成的第2电极构成。专利文献2的元件内置多层布线板具有：形成有第1布线图案的芯基材，涂布和形成于具有第1布线图案的面一侧的所述芯基材上的、贯穿连接用有底孔设置的绝缘层，形成于绝缘层的表面的至少一个的内置元件，以及没有连接内置元件的第2布线图案。在第1、第2布线图案之间通过连接用有底孔电气连接，内置元件采用至少不与任何其他的内置元件电气连接或磁性连接、且其特性能够分别调整的结构。在这种基板上，布线等形成如下。在此，作为布线等中的一个，以薄膜状的电阻为例进行说明。电阻1采用如图1所示的结构。图1中的2是形成于有机绝缘层3上的电阻薄膜部。该电阻薄膜部2是用光刻法等方法形成的。电阻薄膜部2的两端设置有电极部4。该电极部4是用电镀等方法形成的。该电阻1的制造方法在图2以及图3中示出。图2是示出电阻1的制造工序的示意图。图3是示出电阻1的制造工序的流程图。下面一边基于图2进行说明，一边适当地提到图3的流程图。首先，如图2的（a）所示，在作为基板层的有机绝缘层3上形成电阻薄膜7（步骤S1）。接着，如图2的（b）所示，通过使用了基于目的膜厚（目标膜厚）的规定线宽数据（理论计算出的线宽数据）的光刻法形成光刻胶层8（步骤S2）。接着，如图2的（c）所示，利用蚀刻法进行电阻膜7的图案形成（步骤S3）。这之后，如图2的（d）所示，剥离光刻胶层8，进一步形成电极9（步骤S4）。然后，如图2的（e）所示，使探针10接触到电极9，施加电流测量电压并确认电阻值（步骤S5）。其他的布线等也采用同样的方法形成。现有技术文献专利文献专利文献1日本特开平08-125302号公报专利文献2日本特开2003-17858号公报
技术实现思路
专利技术要解决的课题然而，在上述那样的多层布线基板中，即使按照规定的装置条件成膜，按照设计的图案宽度形成电阻等图案，被成膜的溅射膜等的特性（薄层电阻等）也可能会产生偏差。也就是说，基础的有机绝缘层等的表面状态不均匀，或绝缘膜的厚度存在偏差时，薄层电阻等的特性就可能会产生偏差。并且，在形成多个电阻的情况下，如图4的（a）（b）所示那样，电阻值的分布中偏差较小，具有规格中心的电阻值的薄膜电阻较多，都包含在允许范围内（规格上限以及下限的范围内）则是目标。但是，实际上，如果如图5的（a）（b）所示，电阻值的分布偏向规格下限侧的薄膜电阻较多，或者如图6的（a）（b）所示，电阻值的分布偏向规格上限侧的薄膜电阻较多的话，就会产生很多规格外的物品。因此，使用以往的制造方法的话，如果电阻等的特性有偏差，则最终形成的电阻的电阻值等特性就会在基板面内因位置不同而有偏差，无法满足所希望的基准值。在这种情况下，例如，需要通过进行对所形成的薄膜电阻照射激光去除其一部分的裁剪等调整电阻值。但是，在布线基板上形成的薄膜电阻的数量很多，或者如上述那样电阻值的偏差很大的情况下，对该电阻值的调整就需要时间等，从而影响到布线基板的制造时间和成本。本专利技术是鉴于这个问题点的专利技术，其目的在于，提供一种无论电阻值等的特性分布是否有偏差，都能够在较短时间高效率、低成本且高精度地形成符合目标特性的元件的电气膜体制造方法。用于解决课题的手段本专利技术所涉及的电气膜体的制造方法是将膜体形成为符合所希望的电气特性的形状的制造方法，其特征在于，具有以下工序：在基板层上形成电气膜体的成膜工序；测量在该成膜工序中成膜的电气膜体的面内的电气特性的电气特性测量工序；基于在该电气特性测量工序中测量到的电气特性设定电气膜体的形状的电气膜体形状设定工序；以及形成在该电气膜体形状设定工序中所设定的形状的电气膜体的电气膜体形成工序。专利技术的效果采用本专利技术所涉及的电气膜体制造方法，能够短时间高效率且高精度地形成薄膜电阻等元件。附图说明图1是示出薄膜电阻的俯视图。图2是示出以往的薄膜电阻的制造工序的示意图。图3是示出以往的薄膜电阻的制造工序的流程图。图4是示出电阻值的分布中偏差较小，具有规格中心的电阻值的薄膜电阻较多，包含在允许范围内（规格上限以及下限的范围内）的状态的电阻值分布以及图表。图5是示出电阻值的分布偏向规格下限侧的薄膜电阻较多的状态的电阻值分布以及图表。图6是示出电阻值的分布偏向规格上限侧的薄膜电阻较多的状态的电阻值分布以及图表。图7是示出本专利技术的实施形态所涉及的薄膜电阻的制造工序的示意图。图8是示出本专利技术的实施形态所涉及的薄膜电阻的制造工序的流程图。图9是示出在有机绝缘层形成了电阻薄膜和光刻胶的状态的俯视图。图10是示出将薄膜电阻分为9个区块，在每个区块形成光刻胶，并形成了电阻薄膜的状态的俯视图。图11是示出将光刻胶形成为基于9处薄膜电阻形成位置的薄层电阻值设定的电阻形状的状态的俯视图。图12是示出通过蚀刻法进行了电阻薄膜的图案形成的状态的俯视图。图13是示出形成了电极的状态的俯视图。具体实施方式以下，参照附图关于本专利技术的实施形态所涉及的电气膜体的制造方法进行说明。本实施形态的电气膜体的制造方法可以适用于各种薄膜形成方法，以下以光刻法为例进行说明。在光刻法中，使用对描绘在光掩模上的元件、电路的图案进行烧印的曝光装置等。首先用旋转涂布机、喷涂等在绝缘层上形成光刻胶，该光刻胶感光后，描绘在光掩模上的元件、电路图案就被烧印。然后，通过蚀刻将不要的部分去除，进一步用电镀等方法形成电极等。使用该光刻法，对本实施形态的电气膜体的制造方法进行说明。在下面的叙述中，作为电气膜体以薄膜电阻为例进行说明。[第一实施形态]首先，关于本专利技术的第一实施形态进行说明。本实施形态的薄膜电阻制造方法为，测量薄膜的面内的电阻值，并测量薄膜的面内的电阻值的分布，根据各电阻的形成位置（电气膜体形成位置）的电阻值设定电阻薄膜的形状，形成薄膜电阻。该电阻的制造方法在图7、8中示出。图7是示出电阻的制造工序的示意图。图8是示出电阻的制造工序的流程图。在以下的叙述中，一边基于图7进行说明，一边适当地提到图8的流程图。本实施形态的薄膜电阻的制造方法采用具有成膜工序，电气特性测量工序，作为电气膜体形状设定工序的薄膜电阻形状设定工序，和作为电气膜体形成工序的薄膜电阻形成工序的构成。成膜工序是在基板层形成薄膜的工序。在成膜工序中，如图7的（a）所示，在作为基板层的有机绝缘层16上形成电阻薄膜17（步骤Sll）。作为成为该电阻薄膜17的母材的材料，例如有Cr、NiP、NiCr、NiB、Ni、Ta、TaN、Ti、TiO或包含这些材料的合金材料。成为电阻的母材的薄膜的形成有溅射法、蒸镀法、非电解电镀法、电镀法、纳米厚浆涂层法或这些方法的复合方法。接着，如图7的（b）所示，在电阻薄膜17的上表面全表面形成光刻胶18。本文档来自技高网...

【技术保护点】
一种电气膜体的制造方法，其是将膜体形成为符合所希望的电气特性的形状的制造方法，其特征在于，具有以下工序：在基板层上形成电气膜体的成膜工序；测量在该成膜工序中成膜的电气膜体的面内的电气特性的电气特性测量工序；基于在该电气特性测量工序中测量到的电气特性设定电气膜体的形状的电气膜体形状设定工序；以及形成在该电气膜体形状设定工序中所设定的形状的电气膜体的电气膜体形成工序。

【技术特征摘要】
2012.09.10 JP 2012-1988131.一种电气膜体的制造方法，其是在基板层上同时制造将膜体形成为符合所希望的电气特性的形状的多个电气膜体的方法，其特征在于，具有以下工序：在所述基板层的整个表面上形成电气膜体的成膜工序；在该成膜工序中成膜的电气膜体的面内的所述多个电气膜体的形成位置附近，利用在所述成膜工序成膜了的电气膜体来形成测量用图案，对各测量用图案的电气特性进行测量的电气特性测量工序；基于在该电气特性测量工序中测量到的测量用图案的电气特性来设定电气膜体的形状的电气膜体形状设定工序；以及利用在所述成膜工序成膜了的电气膜体来形成在该电气膜体形状设定工序中所设定的形状的电气膜体的电气膜体形成工序，在所述电气特性测量工序中形成的测量用图案是将在所述成膜工序成膜了的电气膜体分区块并针对各区块而形成的，在所述电气膜体形状设定工序中，根据在所述电气特性测量工序中所测量的测量用图案的电气特性，测量所述电气膜体内全部区域的电气特性的分布，根据所述电气膜体内的各电气膜体形成位置的电气特性，设定各电气膜体的形状。2.如权利要求1所记载的电气膜体的制造方法，其特征在于，所述...

【专利技术属性】
技术研发人员：菅井孝安，小田部昇，
申请(专利权)人：日本麦可罗尼克斯股份有限公司，
类型：发明
国别省市：日本;JP