一种移位寄存器、栅极驱动电路、阵列基板和显示装置制造方法及图纸

本发明专利技术公开了一种移位寄存器、栅极驱动电路、阵列基板和显示装置，其中移位寄存器包括输入模块和输出模块，还包括栅极信号生成模块，与输入模块和输出模块连接，包括其中输入模块中包括第一、二、三和四时钟信号输入端，第三时钟信号输入端与第二时钟信号输入端输入相位和幅值都相同的信号，第四信号时钟信号输入端输入直流电压信号；还包括控制模块，与栅极信号生成模块连接，包括第七薄膜晶体管、第二电容和第十一薄膜晶体管，其中第三时钟信号输入端与第七薄膜晶体管的栅极和第二电容的第一端连接，第四信号时钟信号输入端与第十一薄膜晶体管的源极连接，且该点电平为第一电平。通过增加两个时序信号，加快输出端放电，缩短栅极信号关断时间。

【技术实现步骤摘要】
一种移位寄存器、栅极驱动电路、阵列基板和显示装置
本专利技术涉及液晶显示
，特别涉及一种移位寄存器、栅极驱动电路、阵列基板和显示装置。
技术介绍
近年来，随着半导体科技的蓬勃发展，便携式电子产品及平面显示器产品也随之兴起。薄膜晶体管(Thin Film Transistor,简称TFT)液晶显示器由于具有操作电压低、无辐射线散射、重量轻以及体积小等优点，已逐渐成为各种数据产品的标准输出设备。TFT液晶显示器一般由水平和垂直两个方向排列的像素矩阵构成，TFT液晶显示器进行显示时，通过移位寄存器产生栅极输入信号，从第一行到最后一行依次扫描各行像素。在设计TFT液晶显示器时，需要设计适当的移位寄存器，以保证其稳定工作。通常移位寄存器是由多级移位寄存器单元串联构成，而前一级移位寄存器单元的输出信号作为后一级移位寄存器单元的输入信号。阵列基板栅极驱动(Gate Drive on Array,简称GOA)电路设计时,为了保证栅极(Gate)信号的充分开启，需要提前将栅极信号打开。例如，对于4CLK (即4个时钟信号)设计，栅极会提前3行开打，对于8CLK设计，栅极会提前7行打开，期间可能会出现将上一行的数据写到下一行，但由于面板的刷新率较高，终端用户无法发现。但是由于每行真正需要写入的数据需要保持一帧，约16.67ms (帧频60Hz)，终端用户可以分辨出来，因此绝对不允许下一行的数据写到上一行里去。GOA电路设计时，由于GOA负载较大，栅极信号放电时间较长，从而使得源极信号必须等到栅极信号放电至一定电平后方可以写入，否则会发生下一行数据写到上一行的情况，但是这样会压缩源极信号的写入时间，进而导致像素充电不充分，无法充满。尤其是在分辨率越来越高的情况下，面板的源极充电时间越来越短，GOA放电时间缩短就显得越来越重要。已有移位寄存器GOA输出由于负载较大，放电管子栅极电压VG电压较低，导致放电时间较长，影响源极的充电时间。
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是如何解决栅极信号放电时间较长的问题，避免影响到源极的充电时间，缩短栅极信号的关闭时间。(二)技术方案为解决上述技术问题，本专利技术提供了一种移位寄存器，包括输入模块和输出模块，还包括栅极信号生成模块，与输入模块和输出模块连接，包括其中输入模块中包括第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端和第四时钟信号输入端，第三时钟信号输入端与第二时钟信号输入端输入相位和幅值都相同的信号，所述第四信号时钟信号输入端输入直流电压信号；还包括控制模块，与栅极信号生成模块连接，包括第七薄膜晶体管、第二电容和第十一薄膜晶体管，其中第三时钟信号输入端与第七薄膜晶体管的栅极和第二电容的第一端连接，第四信号时钟信号输入端与第十一薄膜晶体管的源极连接，且该点电平为第一电平。进一步地，所述控制模块还包括:第十三薄膜晶体管，第十三薄膜晶体管的栅极与第二时钟信号输入端连接，源极与第十一薄膜晶体管的漏极连接。进一步地，所述输入端还包括原始信号输入端、复位信号输入端和低电压信号输入端。进一步地，所述栅极信号生成模块中包括:第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十二薄膜晶体管以及第一电容，所述第一薄膜晶体管的栅极和源极均与原始信号输入端连接，复位信号输入端与第二薄膜晶体管和第四薄膜晶体管的栅极连接，低电压信号输入端分别与第二薄膜晶体管、第十薄膜晶体管、第八薄膜晶体管、第六薄膜晶体管、第四薄膜晶体管和第十二薄膜晶体管的漏极连接，第一电容的第一端连接第一薄膜晶体管的漏极，第二端连接输出模块的信号输出端。进一步地，第一时钟信号输入端与第九薄膜晶体管的栅极和源极连接，第二时钟信号输入端与第三薄膜晶体管的源极连接，且第七薄膜晶体管的源极与第五薄膜晶体管的漏极连接，第七薄膜晶体管的漏极与第十薄膜晶体管的栅极和第六薄膜晶体管的源极连接，且该点电平为第三电平。进一步地，当第三时钟信号输入端为高电平时，输出模块输出高电平，此时第二电平处为高电平，第二电容被充电至第三时钟信号输入端的高电平；当第三时钟信号输入端为低电平时，第七薄膜晶体管导通，由于第二电容的自举效应导致第一电平处的电压被拉升，第十一薄膜晶体管导通，使得第三薄膜晶体管的栅极被拉升到第一电平处的电平。进一步地，薄膜晶体管均为NMOS晶体管，第一电容和第二电容均为自举电容。为解决上述技术问题，本专利技术还提供了一种栅极驱动电路，包括以上所述移位寄存器。为解决上述技术问题，本专利技术还提供了一种阵列基板，包括以上所述的栅极驱动电路。为解决上述技术问题，本专利技术还提供了一种显示装置，其中包括以上所述的阵列基板。(三)有益效果本专利技术实施例提供的一种移位寄存器、栅极驱动电路、阵列基板和显示装置，其中移位寄存器包括输入模块和输出模块，还包括栅极信号生成模块，与输入模块和输出模块连接，包括其中输入模块中包括第一、二、三和四时钟信号输入端，第三时钟信号输入端与第二时钟信号输入端输入相位和幅值都相同的信号，第四信号时钟信号输入端输入直流电压信号；还包括控制模块，与栅极信号生成模块连接，包括第七薄膜晶体管、第二电容和第十一薄膜晶体管，其中第三时钟信号输入端与第七薄膜晶体管的栅极和第二电容的第一端连接，第四信号时钟信号输入端与第十一薄膜晶体管的源极连接，且该点电平为第一电平。通过增加两个时序信号，加快输出端放电，缩短栅极信号关断时间。上述移位寄存器在传统移位寄存器时序电路基础上上增加两个时序信号、三个薄膜晶体管和一个自举电容，使得其漏极与信号输出端的第三薄膜晶体管的栅极被拉升到传统移位寄存器节点的2倍，考虑到薄膜晶体管自身特性，即VGS越高，充放电电流越大，第一电平处的高电平导致信号输出端快速放电，从而显著缩短栅极信号的关断时间。【附图说明】图1是现有技术中移位寄存器的电路结构不意图；图2是现有技术中移位寄存器的逻辑时序图；图3是本专利技术实施例中提供的一种移位寄存器的电路结构示意图；图4是本专利技术实施例中提供的移位寄存器的逻辑时序图。【具体实施方式】下面结合附图和实施例，对本专利技术的【具体实施方式】作进一步详细描述。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。现有技术中移位寄存器的电路结构示意图如图1所示，包括输入模块、栅极信号生成模块和输出模块，其中输入模块包括原始信号输入端INPUT、两个时钟信号CLKB和CLK、复位信号RESET和低电压信号输入端VSS，栅极信号生成模块10个薄膜晶体管和I个自举电容，输出模块只 包括一个信号输出端OUTPUT。输入信号与薄膜晶体管各个电极之间的连接具体包括:薄膜晶体管Ml的栅极和源极连接原始信号输入端INPUT，M9的栅极和源极以及M5的源极连接时钟信号CLKB，M9的漏极连接M5的栅极和M8的源极，M5的漏极连接M6的源极，Ml的漏极和M2、MlO的源极连接，MlO的栅极连接Mll的栅极，M6的栅极连接M3的栅极，还与Ml的漏极以及自举电容Cl的一端连接，Cl的另一端连接信号输出端，M3的源极连接时钟信号0^，漏极联连接祖1和M4的源极，作为信号输出端，M4的栅极、M2的栅极连本文档来自技高网...

【技术保护点】
一种移位寄存器，包括输入模块和输出模块，其特征在于，还包括栅极信号生成模块，与输入模块和输出模块连接，包括其中输入模块中包括第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端和第四时钟信号输入端，第三时钟信号输入端与第二时钟信号输入端输入相位和幅值都相同的信号，所述第四信号时钟信号输入端输入直流电压信号；还包括控制模块，与栅极信号生成模块连接，包括第七薄膜晶体管、第二电容和第十一薄膜晶体管，其中第三时钟信号输入端与第七薄膜晶体管的栅极和第二电容的第一端连接，第四信号时钟信号输入端与第十一薄膜晶体管的源极连接，且该点电平为第一电平。

【技术特征摘要】
1.一种移位寄存器，包括输入模块和输出模块，其特征在于，还包括栅极信号生成模块，与输入模块和输出模块连接，包括其中输入模块中包括第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端和第四时钟信号输入端，第三时钟信号输入端与第二时钟信号输入端输入相位和幅值都相同的信号，所述第四信号时钟信号输入端输入直流电压信号; 还包括控制模块，与栅极信号生成模块连接，包括第七薄膜晶体管、第二电容和第十一薄膜晶体管，其中第三时钟信号输入端与第七薄膜晶体管的栅极和第二电容的第一端连接，第四信号时钟信号输入端与第十一薄膜晶体管的源极连接，且该点电平为第一电平。2.如权利要求1所述的移位寄存器，其特征在于，所述控制模块还包括:第十三薄膜晶体管，第十三薄膜晶体管的栅极与第二时钟信号输入端连接，源极与第十一薄膜晶体管的漏极连接。3.如权利要求1所述的移位寄存器，其特征在于，所述输入端还包括原始信号输入端、复位信号输入端和低电压信号输入端。4.如权利要求3所述的移位寄存器，其特征在于，所述栅极信号生成模块中包括--第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十二薄膜晶体管以及第一电容，所述第一薄膜晶体管的栅极和源极均与原始信号输入端连接，复位信号输入端与第二薄膜晶体管和第四薄膜...

【专利技术属性】
技术研发人员：郑亮亮，
申请(专利权)人：合肥京东方光电科技有限公司， 京东方科技集团股份有限公司，
类型：发明
国别省市：安徽;34