本发明专利技术提供一种能够不增加布线图案宽度而提高半导体装置的芯片的管脚级的ESD耐性的半导体装置。根据实施方式，半导体装置具有：多个焊盘；多个ESD保护电路，以使一个ESD保护电路对应于一个焊盘的方式，连接于多个焊盘；以及I／O电路，连接于将多个ESD保护电路的输出端彼此连接的连接部，输入向多个焊盘输入的至少一个输入信号。
【技术实现步骤摘要】
【专利摘要】本专利技术提供一种能够不增加布线图案宽度而提高半导体装置的芯片的管脚级的ESD耐性的半导体装置。根据实施方式，半导体装置具有：多个焊盘；多个ESD保护电路，以使一个ESD保护电路对应于一个焊盘的方式，连接于多个焊盘；以及I／O电路，连接于将多个ESD保护电路的输出端彼此连接的连接部，输入向多个焊盘输入的至少一个输入信号。【专利说明】半导体装置本申请享受2012年9月10日申请的日本专利申请第2012 — 198792的优先权，并在本申请中引用该日本专利申请的全部内容。
本专利技术的实施方式涉及半导体装置。
技术介绍
在电子设备中，由于静电放电(Electro-Static Discharge:以下称为ESD)引起的静电破坏而米取用来保护电路的ESD对策。为了评价ESD对策，以往按照设备或模块的级别(level)，基于HBM (人体模式，human body mode)、MM (机器模式，machine mode)来进行ESD耐性评价。例如，对于评价对象的设备或模块，在HBM下施加2KV?3KV的电压，在丽下施加200V的电压，来进行ESD耐性评价。此外，以往，对于搭载了半导体装置的电子设备或模块的级别，例如还依照IEC -61000 - 4.2的ESD规格，在接触放电下施加8KV的电压，在气体放电下施加15KV的电压，来进行ESD耐性评价，然而最近，有时即使是半导体装置的芯片的管脚级也需要依照上述规格的同样的ESD耐性评价。通常，在芯片的管脚级，为了满足规定规格的ESD耐性条件，在I / O设计中，需要电源箝位(power clamp)电路的功能提高、或增加布线图案的宽度来降低布线电阻这样的对策。但是，布线图案宽度的增加这一方法，不仅给芯片的布局设计带来大的制约，而且作为结果，存在导致芯片面积的增加、以及芯片的成本增加的问题。
技术实现思路
本专利技术要解决的课题在于，提供一种能够不增加布线图案宽度而提高半导体装置的芯片的管脚级的ESD耐性的半导体装置。实施方式的半导体装置，具有:多个第一焊盘；多个ESD保护电路，以使一个ESD保护电路对应一个上述第一焊盘的方式连接于上述多个第一焊盘；以及I / O电路，连接于上述多个ESD保护电路的输出。此外，另一实施方式的半导体装置，具备:至少一个焊盘；多个ESD保护电路；开关部，插入上述多个ESD保护电路的输入部间；以及I / O电路，连接有上述多个ESD保护电路的输出端；上述一个焊盘，与直接连接的第一 ESD保护电路、和通过将上述开关部闭合而电连接的至少一个第二 ESD保护电路连接。根据上述结构的半导体装置，能够不增加布线图案宽度而提高半导体装置的芯片的管脚级的ESD耐性。【专利附图】【附图说明】图1是表示实施方式的半导体装置的芯片布局概念的图。图2是用来说明实施方式的半导体装置被搭载在半导体封装中的状态的图。图3是用来说明实施方式的芯片I的包含ESD保护电路12的I/O部的结构的电路图。图4是用来说明实施方式的半导体装置的变形例I的结构的电路图。图5是用来说明在实施方式的半导体装置的变形例I中、对一个焊盘2cl设有多个ESD保护电路12的结构的电路图。图6是用来说明实施方式的半导体装置的变形例2的结构的、芯片IA上的焊盘2c的布局的图。图7是用来说明实施方式的半导体装置的变形例3的结构的、芯片IB上的焊盘2c的布局的图。图8是用来说明实施方式的半导体装置的变形例4的结构的、芯片IC的包含ESD保护电路12的I / O部的结构的电路图。【具体实施方式】以下，参照【专利附图】【附图说明】实施方式。(结构)图1是表示本实施方式的半导体装置的芯片布局概念的图。图2是用来说明本实施方式的半导体装置被搭载在半导体封装上的状态的图。本实施方式的半导体芯片(以下简称为芯片)1中，如图1所示，在矩形的芯片的两个周边部，例如连接键合引线(bonding wire)的多个焊盘2沿芯片I的两边配置为直线状。另外，这里，在具有矩形形状的芯片I的两边的周边部，多个焊盘2被配置为直线状，但多个焊盘2也可以配置在四边的周边部，也可以不仅配置在周边部。芯片I的多个焊盘2的一部分焊盘2a、2b是电源用的焊盘，一部分的多个焊盘2c是应被相互电连接的输入输出信号用的焊盘。如后述那样，输入输出信号用的多个焊盘2c连接于I / O部3，该I / O部3包含使用了二极管的多个ESD保护电路。在芯片I的中央部配置有逻辑电路4，该逻辑电路4是实现各种功能的处理部。芯片I的处理部也可以是存储器部等。因而，处理部包含输入来自I / O部3的输出信号的逻辑电路以及存储器电路中的至少一个。另外，在以下的说明中，关于包含多个ESD保护电路的I / O部3，对有关输入输出信号用焊盘的I / O部3进行说明，对于输入信号用焊盘也可以同样地设置包含多个ESD保护电路的I / O部3。如图2所示，芯片I被封入搭载到用双点划线表示的半导体封装100中。芯片I的多个焊盘2通过作为连接布线单元的键合引线101，连接到与管脚或焊球等多个外部连接端子连接的多个电极端子(以下称作外部电极)102。半导体封装100的多个外部连接端子(未图示)连接到搭载半导体封装100的印刷布线基板等的多个焊接区(land)。如图2所示，以使一组焊盘2c与一个外部电极102连接的方式，将输入信号用的多个焊盘2c连接到多个外部电极102。多个焊盘2c通过各个外部电极102相互电连接。对芯片I输入多个输入信号，各输入信号在逻辑电路4中被进行规定的处理。被进行了该规定的处理的各种信号作为多个输出信号从芯片I输出。图3是用来说明芯片I的包含ESD保护电路12的I / O部的结构的电路图。多个焊盘2中的焊盘2a及2b是电源用的焊盘。焊盘2a是被施加电源电压VDD的电极，焊盘2b是连接地电位VSS的电极。电源箝位电路11设置在焊盘2a与2b之间。另外，图3中，作为电源用的焊盘2，将焊盘2a和焊盘2b各示出了一个，但芯片I上也可以分别设置多个焊盘2a和2b ο并且，在图3中，焊盘2cl和2c2是多个焊盘2中的输入信号用的电极。焊盘2cl和2c2连接到与焊盘2cl和2c2连接的一个外部电极102，是用来输入一个输入信号的一组焊盘。焊盘2cl和2c2通过两条键合引线101，与半导体封装100内的一个外部电极102连接。图3中，仅不出了向一个外部电极102输入的一个输入信号用的焊盘2c I和2c2,但是在芯片I上设有多组输入信号用的焊盘2c，各组的焊盘2c通过两条键合引线101，与对应的一个外部电极102连接。另外,这里,对于向外部电极102输入的一个输入信号，设有两个焊盘2cl和2c2,但如图3中双点划线所示，对于一个输入信号，也可以设置三个焊盘2cl、2c2、2c3，进而，虽未图不，对于一个输入信号，也可以设置大于等于四个的焊盘。S卩，对于输入各输入信号的外部电极，可以设置大于等于3个的焊盘2c。并且，这里，对于全部输入信号中的各个输入信号，设有包含多个ESD保护电路12的I / O部3，但也可以是，设置芯片I的多个输入信号中的至少一个输入信号用的、包含多个ESD保护电路12的I / O部3。如以上那样,芯片I对多个输入信号分别设有一组焊盘2cl和2本文档来自技高网...
【技术保护点】
一种半导体装置，具有：多个第一焊盘；多个ESD保护电路，以使一个ESD保护电路对应一个上述第一焊盘的方式连接于上述多个第一焊盘；以及I／O电路，连接于上述多个ESD保护电路的输出。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：濑田涉二，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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