一种时钟选择电路制造技术

一种时钟选择电路，具有一个用来接收外部时钟信号的信号输入终端和选择输出一个外部时钟信号或一个内部时钟信号的逻辑装置。时钟检测器连接到输入终端,以生成一个响应外部时钟信号的电压。生成的电压是用于控制选择通过外部时钟信号或内部时钟信号的逻辑电路的。在一个较好的实施方案中，逻辑电路中包含第一个二端输入与非门，第二个二端输入与非门和第三个二端输入与非门。第一个与非门的一个输入端接收外部时钟信号而第二个与非门的一个输入端接收内部时钟信号。第一个和第二个与非门的输出端连接到第三个与非门的输入端。时钟检测器的输出端连接到第一个与非门的另一个输入端并通过反相器后连接到第二个与非门的另一个输入端。

【技术实现步骤摘要】
一种时钟选择电路
:本专利技术通常涉及到电子集成电路中使用到的时钟电路，更特别地是，本专利技术涉及允许内部时钟操作或外部时钟操作的时钟选择电路。
技术介绍
:在许多电子电路中，要求用数字时钟信号控制各种分支电路模块功能运行。为了减少用户界面的需求，时钟信号经常由内部时钟生成器提供。但是，由不同的应用程序中，相同的电路需要不同的时钟信号，所以通常需要给提供电路一个输入端口以便用户使用，这样用户就可以在必要的时候，利用外部时钟信号来满足特定应用程序的需要。当外部时钟信号被选择而不是内部时钟信号时，时钟生成器通常是无效的，以防止它干扰电路工作。因此，一个可选择外部时钟的电路通常需要两个输入端口，即一个用于外部时钟信号另一个应用于外部使内部时钟生成器的电路无效的时钟选择输入。两个外部时钟输入端的使用有一些缺点。首先，封装半导体集成电路的插脚数量是有限的。其次，一个用以确定内部或外部时钟信号是否被选中的额外的时钟选择输入是必要的。此外，当选择针被打开时如果噪声信号不小心进入了选择针，内部振荡器操作可以暂时无效从而中断控制时钟。
技术实现思路
:本专利技术的一个目的是一种改进的时钟选择电路。该专利技术的另一个目的是一个当只需要一个外部时钟终端时有内部时钟和外部时钟的可操作电路。本专利技术的技术解决方案:当激活一个内部时钟时可以免于噪声影响的时钟选择电路也是本专利技术的一个目的。简单的说，在有一个内部时钟和外部时钟但只需要一个单时钟输入端时本专利技术是可运行的。在缺乏一个外部时钟信号时，逻辑电路被激活以允许电子电路应用内部时钟信号。在外部时钟信号存在时，逻辑电路块采用内部时钟信号并允许电子电路采用外部时钟信号。特别的是，在一个首选的方案中，第一个和第二个两端输入与非门的输出端连接第三个两端输入与非门的输入端。第一个与非门的一个输入端连接到外部时钟针以接收一个外部时钟信号，第二个与非门的一个输入端接收一个内部时钟信号。时钟检测器电路连接到外部时钟针来检测是否存在外部时钟信号。时钟检测器电路可以由一个频压转换器组成，在没有外部时钟时生成一个低电压或地电压并在外部时钟信号存在时生成一个高电压。在没有外部时钟信号时，由时钟检测器电路输出的低电压输入到第一个与非门的另一个输入端从而使第一个与非门输出一个高电平电压。由时钟检测电路生成的低电压通过反相器后输入到第二个与非门的另一个输入端。这使得被第二个和第三个与非门采用的内部时钟信号能够控制一个电子电路。在存在外部时钟信号时，由时钟检测电路生成的高电压使内部时钟无效并使内部时钟信号通过第一个和第三个与非门。在采用图形对专利技术进行详细描述和追加权利要求时，本项专利技术的目的和特性会更加显而易见。对比专利文献:CN203117836U —种时钟切换电路201220705460.0【附图说明】:图1是一个普通时钟选择电路的示意图。图2是根据本专利技术的时钟选择电路的示意图。图3是图2的一个更详细的电路原理图。图4是图3电路中生成的电压。【具体实施方式】:现参照图纸，图1是一个依照以前技术的时钟选择电路的示意图。通常情况下，这样的一个电路是一个用引脚10和引脚12来分别接收外部时钟信号和时钟选择输入的封装的半导体集成电路。这个电路包含一个时钟生成器14和一个被用来选择外部时钟信号10或内部时钟信号14的时钟选择输入12。时钟选择电路受一个由第一个与非门16，第二个与非门18和第三个与非门20的组成的逻辑电路的影响。在终端10的外部时钟信号连接到与非门16的一个输入端并且由生成器14产生的内部时钟信号连接到与非门18的一个输入端。两个与非门16，18的输出作为与非门20的输入并且与非门20的输出是被选择的内部时钟信号或外部时钟信号。在运行时，当一个外部时钟不是必要时，选择输入12输出低电平电压，逻辑‘0’或保持开路。当开路时，选择输入引脚利用电流源22输入一个低电压。节点A出现低电平，反相器24使节点B出现高电平并且与非门16的输出端将出现高电平或者为逻辑‘I’。与非门18和与非门20连接内部时钟信号以控制电路运行。相反的，当一个外部时钟信号被采用时，在终端12的节点A连接到一个高电平或称为逻辑‘I’。节点B在节点C为一个高电平时呈现低电平。因此，节点A为逻辑‘I’时使内部时钟生成器无效但使得连接到与非门16和与非门20的外部时钟信号能够控制电路运行。正如上面所提到的，双输入端来控制时钟信号的方法有一些缺陷。第一，按照以往的封装格式的封装集成电路所提供的引脚是有限的。第二，选择一个内部时钟或外部时钟需要一个额外的时钟选择输入。此外，在选择引脚打开时，如果噪声进入选择引脚，内部振荡器会失效从而干扰控制时钟。图2是根据本专利技术只需要一个输入外部时钟信号的端口 30的时钟选择电路示意图。此外，一个内部时钟生成器34连接与非门36和与非门38并且有选择的提供由30端口输出的外部时钟或内部时钟信号来确定与非门40的输出从而控制电路运行。电路还包括一个有效替代了时钟选择输入端的时钟检测器或频率电压转换器42。当时钟检测器检测到一个交流信号，它的输出端节点A会被提升到一个高电平并阻止内部时钟生成器34的输出通过上述的与非门电路。相反地，当时钟检测器42没有检测到交流信号的输入，它的输出端节点A呈现一个低电平。图3是是图2中的时钟检测器或频率电压转换器42的详细电路原理图。转换器包括一个连接着反相器52和接地电容54的输入端的电流源50。当外部时钟信号存在时，开关56和58交替切换。这两个开关相连的终端通过电容60接地，开关56的另一端直接接地。如图4所不，当一个外部时钟信号由30引脚输出时，一个非重叠时钟生成器62产生两个非重叠时钟信号Vl和V2。Vl和V2两个信号具有相位差并且在状态发生变化时都在短时间内维持在低电平。这两个信号控制开关56和开关58的通断，这个两个信号的非重叠性保证了两个开关不会出现同时断开的可能。当开关56断开开关58导通，电容60通过开关56接地而电容54通过电流源50充电。然后，开关56导通开关58断开，电容54上一定量的电荷转移至电容60，这些电荷在开关58再次导通开关60再次断开时流入大地。由电容54流出的电荷流经两个开关和电容60将给反相器52的输入端节点E处提供一个V的平均电压【V=I1/ (f*c60)】。f是Vl和V2时钟信号的频率。在一个确定的频率下，节点E的电压比反相器的阈值电压低。节点A和节点C在节点B为低电平时呈现一个高电平。节点A上的高电平使得内部时钟生成器失效并使外部时钟信号连通与非门36和与非门40以便控制电路运行。以上是对一个改进后的需要一个单独的外部时钟信号终端的时钟选择电路的描述。虽然这项专利技术在具体实施方案中已被描述，但这仅是针对本专利技术的，对其它专利技术无限制。从专利技术的精神来讲其中的不足可被修改或加小括号补充。本文档来自技高网...

【技术保护点】
一种时钟选择电路，其特征是：有一个收外部时钟信号的输入终端和一个输出终端，一个时钟信号检测器连接到上述终端并在外部时钟信号存在时产生响应电压,一个用来生成一个内部时钟信号的内部时钟生成器，逻辑装置连接到上述终端以接收一个外部时钟信号，连接到上述内部时钟信号生成器以便接收上述的内部时钟信号并且连接到上述时钟信号检测器以接收响应电压并在上述响应电压达到预定的逻辑状态或接收到一个外部时钟信号的输出时，控制由上述的内部时钟生成器产生的内部时钟信号的自动切换。

【技术特征摘要】
1.一种时钟选择电路，其特征是:有一个收外部时钟信号的输入终端和一个输出终端，一个时钟信号检测器连接到上述终端并在外部时钟信号存在时产生响应电压，一个用来生成一个内部时钟信号的内部时钟生成器，逻辑装置连接到上述终端以接收一个外部时钟信号，连接到上述内部时钟信号生成器以便接收上述的内部时钟信号并且连接到上述时钟信号检测器以接收响应电压并在上述响应电压达到预定的逻辑状态或接收到一个外部时钟信号的输出时，控制由上述的内部时钟生成器产生的内部时钟信号的自动切换。2.根据权利要求1所述的一种时钟选择电路，其特征是:逻辑装置包括第一个与非门，第二个与非门，第三个与非门，上述第一个与非门的一个输入端连接着上述外部时钟信号，上述第二个与非门...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：苏州贝克微电子有限公司，
类型：发明
国别省市：