可选择时钟体系结构制造技术

一种方法包括提供第一时钟信号给并行至串行转换电路（５４）以及提供第二时钟信号给用于存储由转换电路进行转换的数据的存储器（５２）。使第一和第二时钟信号之一有选择地与参考时钟信号同步。使另一个时钟与所述第一或第二时钟同步。可以有选择地将所述同步电路置于第一工作方式以便使第一时钟与参考时钟同步或置于第二工作方式以便使第二时钟与参考时钟同步。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
背景本专利技术一般涉及可选择时钟体系结构。参照附图说明图1，为了产生通过光纤20传输的光信号，可使用串行化器/发送器5。这样，发送器5从输出寄存器24接收并行的数据位并将这种并行数据流转换成表示串行数据流的输出信号。随后，将所述输出信号输送给光纤20。为了实现这种功能，发送器5可以包括接收将被输送给光纤20的数据并行位(来自输出寄存器24)的输入寄存器12。由输入寄存器12接收到的数据被输送给通过电光(E/O)转换电路11而耦合到光纤20的并行至串行转换电路，或选择器14。所述选择器14随后产生表示串行数据流的位的输出信号(在其输出端)。对于光串行总线20，所述选择器14可以通过由来自选择器14的输出信号驱动的光源11而耦合到所述总线20。输入寄存器12的操作与出现在发送器5的时钟信号线19的时钟信号(称作“TXPICLK信号”)的边沿同步。这样，与所述TXPICLK信号的预先确定的边沿同步，输出寄存器24接收新数据并传递存储的数据给输入寄存器12。因为由选择器14执行的并行至串行转换的本质是，所述选择器14由比TXPICLK频率高的(出现在时钟信号线13的)时钟信号来提供时钟。为了产生这个线路速率时钟信号13，必须在发送器5中实现发送器5的时钟倍增单元电路(未示出)。理想的情形下，时钟信号线13上的时钟信号与TXPICLK信号同步，尽管这些信号有不同的频率。然而，这些时钟信号产生的方式及这些信号相互同步的方式会影响发送器5的各种特性。例如，这些时钟信号产生及相互同步的方式会影响时钟信号之间的相位误差或抖动、相位裕量、时钟产生电路的功率消耗以及时钟产生电路所花费的电路板面积。附图简述图1为现有技术串行总线发送器的原理图。图2及图3为串行化器/发送器的原理图。图4为根据本专利技术实施例的具有可选择时钟体系结构的串行化器/发送器的原理图。图5及图6示出根据本专利技术实施例的处在不同工作方式下的图4中的发送器。图7为根据本专利技术实施例的光线路发送器的原理图。详细说明图2及图3描绘了与通过发送器或串行化器向光纤51传输数据相关的用于产生时钟信号的不同方案。更具体地说，参照图2，一个这样的方案包括使用串行化器或发送器50。所述发送器50包括并行至串行转换电路，或多路复用器54，以提供表示数据串行位的信号。所述信号驱动电光转换器21，而所述电光转换器响应驱动信号而在光纤51上驱动光信号。由多路复用器54提供的信号表示由多路复用器54从发送器50的输入寄存器52并行接收到的数据的串行位。这样，输入寄存器52从(专用集成电路(ASIC)67的)输出寄存器66接收数据并将数据与出现在时钟信号线70上的时钟信号(称作“TXPICLK”)同步地传送到多路复用器54。输出寄存器66接收称作“TXPCLK”信号(与“TXPICLK”除了在主要由ASIC 67造成的往返行程时延而引起的相位差之外一样的信号)的信号并使提供其数据给输入寄存器52的过程与TXPICLK信号的边沿同步。多路复用器54工作在比输入寄存器52及输出寄存器66高的频率下，因为数据的并行至串行转换由多路复用器54完成。这样，多路复用器54的操作与由多路复用器54从时钟信号线62接收到的时钟信号的边沿同步。为了产生呈现在TXPCLK时钟信号线72上的时钟信号，发送器50包括构成(至少部分地构成)锁相环电路的相位频率比较器(PFC)64及电压控制振荡器(VCO)66。发送器50使用这个锁相环电路来保证TXPICLK信号与呈现在时钟信号线62上的时钟信号同步。如图2中所描述的，VCO 66的输出端在时钟信号线72上产生TXPCLK信号。由于图2中所描述的配置，时钟信号线72连接到时钟信号线70，而在时钟信号线70上出现的是TXPICLK信号。于是，如图所示，VCO 66补偿TXPCLK时钟线72与TXPICLK时钟线70之间的往返行程时延变化。PFC 64具有连接到时钟信号线70的用于接收TXPICLK信号的输入端76。PFC 64的另一个输入端74连接到时钟倍增单元(CMU)56的输出端。CMU 56具有接收被称作“TXREFCLK”的参考时钟信号的输入端。CMU 56将出现在时钟信号线62上的信号与TXREFCLK参考时钟信号同步，尽管时钟信号线62上的时钟信号的频率可能明显地高于TXREFCLK参考时钟信号的频率。CMU 56还在PFC 64的输入端74上产生较低频率的时钟信号，并且这个较低频率的时钟信号与呈现在时钟信号线62上的时钟信号同步。时钟信号线70在接口ASIC 67内部连接到时钟信号线72，时钟信号线72又连接到VCO 66的输出端。由于这种配置的缘故，所形成的由PFC 64及VCO 66构成的锁相环电路起到了将TXPICLK信号与由CMU 56提供的在输入端74的时钟信号同步的作用。因此，作为这种配置的结果，出现在时钟信号线70上的TXPICLK信号及出现在时钟信号线70上的TXPCLK信号各自与出现在时钟信号线62上的时钟信号同步。在图2中描述的这种配置的优点是发送器50可以由处在发送路径的单独的集成电路制成。而且，这种配置还为较低频率的往返行程时延变化提供了无限的相位裕量。这种配置的缺点是没有内在的或内置的抖动清除功能。因此，发送器50可能需要稳定(即，“干净”)的TXREFCLK参考时钟信号，不然的话，可能会有过多的抖动。参照图3，为了提供抖动清除功能，另一种可供选择的方法是，可以利用介于参考时钟源与发送器50的参考时钟输入端(即，CMU 56的参考时钟输入)之间的电路。因此，电路69包括发送器50。然而，在电路69中，发送器50被连接成不同的配置(将在下面描述)，并且发送器50还用于与外部电压控制晶体振荡器(VCXO)112连接。与在图2中所描述的发送器50不同，电路69的PFC 64用于将时钟信号线62上的时钟信号与TXREFCLK参考时钟信号同步的配置。因此，PFC 64的一个输入端76接收来自时钟信号线58的TXREFCLK参考时钟信号，而PFC 64的另一个输入端接收来自CMU 56的输出信号，这与在图2中描述的与发送器50的连接形式一样。然而PFC 64的输出端连接到电压控制石英振荡器112(及环路滤波器100)以构成锁相环电路从而控制出现在CMU 56的输入端上的信号。由于这种配置的缘故，电路69的结果锁相环电路调节提供给CMU56的时钟信号的频率以及相位，以便将这个信号锁定在TXREFCLK信号上。响应由VCXO 112所提供的时钟信号，CMU 56产生时钟信号线62上的时钟信号以及时钟信号线74和78上的时钟信号(来自CMU 56的其它输出时钟信号线)。电路69的优点是由基于VCXO的锁相环电路提供了抖动清除功能。于是，由于这种配置缘故，不再需要干净的TXREFCLK参考时钟信号。电路69的缺点是与图2中所描述配置相比给出的相位裕量较小。因此，图2及图3中所描述的配置具有不同的、需要在不同的构架中取舍的优点及缺点。为了容许两种体系结构中的任意一个，在图4中描述了依据本专利技术的具有可选择时钟体系结构的发送器200。发送器200包括连接到传输时钟信号(称作“TXPICLK”)的第一时钟信号线207以及第二时钟信号线205的先进本文档来自技高网...

【技术保护点】
一种方法，它包括：　　　　提供第一时钟信号给并行至串行数据转换电路；　　　　提供第二时钟信号给用于存储由所述转换电路转换的数据的存储器；　　　　有选择地使所述第一和第二时钟信号之一与参考时钟信号同步。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：T法格尔赫，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]