基于FPGA的速度自适应检测装置制造方法及图纸

本发明专利技术公开了一种基于FPGA的速度自适应检测装置，它至少包括晶振电路、编码器接口及调理电路、FPGA芯片和微处理器；FPGA芯片至少包括四倍频单元、分频器、延时单元、计数器、零速度检测单元、锁存器A、自适应控制器、锁存器B和总线接口单元；分频器对四倍频单元输出的四倍频信号Mul进行2Pe分频，分频系数指数Pe由自适应控制器对计数器输出的时间计数值进行译码获得。本发明专利技术使用增量式光电编码输出的正交信号的四倍频信号作为速度测量的检测信号，通过自适应控制器根据不同速度自适应地改变速度测量周期，可有效提高低速的速度测量响应时间，提高速度测量的精度，可应用于低、中、高速的速度测量，电路简单灵活，特别适用于实时性要求很高的控制系统。

【技术实现步骤摘要】
基于FPGA的速度自适应检测装置
本专利技术涉及伺服驱动及控制系统的速度测量领域，更具体的说是涉及一种基于增量式光电编码器的速度检测和基于FPGA的速度自适应检测装置。
技术介绍
目前，增量式光电编码器在工业自动化、航空、汽车、数控机床、加工中心、导航系统、机器人等许多领域得到了广泛应用，它被用来作速度反馈和位置反馈的测量。目前，处理光电编码器信号实现速度测量方法主要有T法、M法、M/T法。T法的原理是测量相邻两个反馈脉冲的时间间隔；M法的原理是测量单位时间间隔内的反馈脉冲数；M/T法原理是同时测量规定时间间隔内反馈脉冲数和该时间间隔内整数个脉冲数下的时间。T法适用于低速测量场合，M法适用于高速测量场合，M/T法在整个转速范围内都有较好的准确性。但是低速时M/T法检测时间较长，无法满足速度检测系统的快速动态响应的要求，并且采用上述3种方法进行速度测量时不能根据不同的速度自适应地改变测量周期。为了使速度测量周期能够根据不同速度自适应地改变，国内外研究人员对基于增量式光电编码器的速度测量进行了大量研究。中国专利公开号CN102680726A，公开日2012年09月19日，专利技术创造的名称为一种用于电机转速测量的高精度自适应装置，该申请公开了基于FPGA的电机转速自适应测量方法，该方法通过预估正交信号的周期来自适应地改变转速测量周期，其不足之处是预估正交信号的周期需要花费一个正交信号周期的时间，从而增加了转速测量周期；速度测量周期在临界速度附近跳变，使临界速度附近的速度检测不稳定；同时该方法直接使用增量式编码器输出的正交信号作为转速测量信号，未对增量式编码器输出的正交信号进行倍频处理，在低速时转速测量周期比较长。中国专利公开号CN103308707A，公开日2013年09月18日，专利技术创造的名称为一种自适应转速测量方法，该申请公开了基于软件方法实现自适应转速测量，降低了对硬件设备的要求，其不足之处是转速测量周期比较长。美国电气和电子工程师协会(IEEE)TRANSACTIONSONINSTRUMENTATIONANDMEASUREMENT的《High-PerformancePositionDetectionandVelocityAdaptiveMeasurementforClosed-LoopPositionControl》(1998年08月第47卷第4期)和《AdaptiveHigh-PerformanceVelocityEvaluationBasedonaHigh-ResolutionTime-to-DigitalConverter》(2008年09月第57卷第9期)都公开了一种基于FPGA的速度自适应测量方法，该方法通过预估正交信号的周期来自适应地改变速度测量周期，其不足之处是预估正交信号的周期需要花费一个正交信号周期的时间，从而增加了转速测量周期；速度测量周期在临界速度附近跳变，使临界速度附近的速度检测不稳定；同时该方法直接使用增量式编码器输出的正交信号作为转速测量信号，未对增量式编码器输出的正交信号进行倍频处理，在低速时转速测量周期比较长。ElsevierScience的MicroprocessorsandMicrosystems第24卷的《Accuratevelocitvevaluationusingadaptivesamplinginterval》公开了一种基于FPGA的速度自适应测量方法，该方法通过对时间计数器的高M位进行译码获得下一个速度测量周期的脉冲计数器的初始值，从而自适应地改变速度测量周期，其不足之处是速度测量周期比较长，速度测量周期在临界速度附近跳变，使临界速度附近的速度检测不稳定。
技术实现思路
本专利技术目的是为解决速度测量周期长和速度测量周期在临界速度附近跳变的问题，从而提出了一种基于FPGA的速度自适应检测装置。本专利技术的技术方案概述如下：一种基于FPGA的速度自适应检测装置，至少包括晶振电路1、编码器接口及调理电路2、FPGA芯片3和微处理器4；FPGA芯片3至少包括四倍频单元31、分频器32、延时单元33、计数器34、零速度检测单元35、锁存器A36、自适应控制器37、锁存器B38和总线接口单元39；晶振电路1输出的时钟信号Clock输入到FPGA芯片3；编码器接口及调理电路2输出的正交信号A和B输入到FPGA芯片3；FPGA芯片3与微处理器4相连。所述四倍频单元31输出的四倍频信号Mul输入到分频器32；分频器32输出的锁存信号Lat分别输入到延时单元33、锁存器A36、自适应控制器37和锁存器B38；延时单元33输出的复位信号Clr分别输入到计数器34和自适应控制器37；计数器34的输出端分别与锁存器A36的输入端和零速度检测单元35的输入端相连；零速度检测单元35输出端分别与计数器34、锁存器A36和总线接口单元39的输入端相连；所述锁存器A36输出端分别与自适应控制器37和总线接口单元39的输入端相连；所述自适应控制器37输出端分别与分频器32和锁存器B38的输入端相连；所述锁存器B38输出端分别与自适应控制器37和总线接口单元39的输入端相连；总线接口单元39与微处理器4相连；编码器接口及调理电路2输出的正交信号A和B输入到FPGA芯片3的四倍频单元31；晶振电路1输出的时钟信号Clock分别输入到FPGA芯片3的四倍频单元31、分频器32、延时单元33和计数器34。所述锁存器A36输出的时间计数值Tn分别输入到自适应控制器37和总线接口单元39；所述自适应控制器37输出的分频系数指数Pe分别输入到分频器32和锁存器B38；所述锁存器B38输出的分频系数指数Pn分别输入到自适应控制器37和总线接口单元39；所述零速度检测单元35输出的零速度标志信号Vz分别输入到计数器34、锁存器A36和总线接口单元39。所述自适应控制器37至少包括译码器371和判别器372；译码器371的输入端分别与锁存器A36输出的时间计数值Tn和锁存器B38输出的分频系数指数Pn相连；判别器372分别与译码器371的输出端、延时单元33输出的复位信号Clr和分频器32输出的锁存信号Lat相连；判别器372输出的信号为分频系数指数Pe，Pe为自然数。所述分频器32输出的锁存信号Lat有效时，锁存器B38将自适应控制器37的判别器372输出的分频系数指数Pe锁存为锁存器B38输出的分频系数指数Pn，锁存器A36将计数器34输出的时间计数值和零速度检测单元35输出的零速度标志信号Vz锁存为锁存器A36输出的时间计数值Tn；锁存器A36输出的时间计数值Tn的最高位是零速度检测单元35输出的零速度标志信号Vz；通过锁存信号Lat的同步锁存处理，确保了分频系数指数Pn、时间计数值Tn和零速度标志信号Vz隶属于同一测量周期内的测量值。所述FPGA芯片3的分频器32对输入的四倍频信号Mul进行2Pe分频，Pe为自然数，Pe由自适应控制器37的判别器372输出。所述FPGA芯片3的零速度检测单元35检测到计数器34输出的时间计数值为最大值时，零速度检测单元35输出的零速度标志信号Vz有效(高低平有效或低电平有效)。所述FPGA芯片3的计数器34对输入的时钟信号Clock进行计数，当零速度检测单元35输出的零本文档来自技高网...

【技术保护点】
一种基于FPGA的速度自适应检测装置，至少包括晶振电路(1)、编码器接口及调理电路(2)、FPGA芯片(3)和微处理器(4)，其特征在于：所述FPGA芯片(3)至少包括四倍频单元(31)、分频器(32)、延时单元(33)、计数器(34)、零速度检测单元(35)、锁存器A(36)、自适应控制器(37)、锁存器B(38)和总线接口单元(39)；所述晶振电路(1)输出的时钟信号Clock输入到FPGA芯片(3)；所述编码器接口及调理电路(2)输出的正交信号A和B输入到FPGA芯片(3)；所述FPGA芯片(3)与微处理器(4)相连。

【技术特征摘要】
1.一种基于FPGA的速度自适应检测装置，至少包括晶振电路(1)、编码器接口及调理电路(2)、FPGA芯片(3)和微处理器(4)，其特征在于：所述FPGA芯片(3)至少包括四倍频单元(31)、分频器(32)、延时单元(33)、计数器(34)、零速度检测单元(35)、锁存器A(36)、自适应控制器(37)、锁存器B(38)和总线接口单元(39)；所述晶振电路(1)输出的时钟信号Clock输入到FPGA芯片(3)；所述编码器接口及调理电路(2)输出的正交信号A和B输入到FPGA芯片(3)；所述FPGA芯片(3)与微处理器(4)相连；所述四倍频单元(31)输出的四倍频信号Mul输入到分频器(32)；所述分频器(32)输出的锁存信号Lat分别输入到延时单元(33)、锁存器A(36)、自适应控制器(37)和锁存器B(38)；所述延时单元(33)输出的复位信号Clr分别输入到计数器(34)和自适应控制器(37)；所述计数器(34)的输出端分别与锁存器A(36)的输入端和零速度检测单元(35)的输入端相连；所述零速度检测单元(35)输出端分别与计数器(34)、锁存器A(36)和总线接口单元(39)的输入端相连；所述锁存器A(36)输出端分别与自适应控制器(37)和总线接口单元(39)的输入端相连；所述自适应控制器(37)输出端分别与分频器(32)和锁存器B(38)的输入端相连；所述锁存器B(38)输出端分别与自适应控制器(37)和总线接口单元(39)的输入端相连；所述总线接口单元(39)与微处理器(4)相连；所述编码器接口及调理电路(2)输出的正交信号A和B输入到FPGA芯片(3)的四倍频单元(31)；所述晶振电路(1)输出的时钟信号Clock分别输入到FPGA芯片(3)的四倍频单元(31)、分频器(32)、延时单元(33)和计数器(34)；所述自适应控制器(37)至少包括译码器(371)和判别器(372)；所述译码器(371)的输入端分别与锁存器A(36)输出的时间计数值Tn和锁存器B(38)输出的分频系数指数Pn相连；所述判别器(372)分别与译码器(371)的输出端、延时单元(33)输出的复位信号Clr和分频器(32)输出的锁存信号Lat相连；所述判别器(372)输出的信号为分频系数指数Pe，Pe为自然数。2.根据权利要求1所述的基于FPGA的速度自适应检测装置，其特征在于：所述锁存器A(36)输出的时间计数值Tn分别输入到自适应控制器(37)和总线接口单元(39)；所述自适应控制器(37)输出的分频系数指数Pe分别输入到分频器(32)和锁存器B(38)；所述锁存器B(38)输出的分频系数指数Pn分别输入到自适应控制器(37)和总线接口单元(39)；所述零速度检测单...

【专利技术属性】
技术研发人员：潘海鸿，韦庆情，陈琳，黄炳琼，
申请(专利权)人：广西大学，
类型：发明
国别省市：