本发明专利技术公开了一种数字阵列模块接收延时测试方法及装置，方法包括步骤：建立一个状态控制模块；状态控制模块对数字阵列模块的工作状态进行控制，并使其输出一路与数字阵列模块工作状态同步的脉冲信号，以该同步信号为纽带，在数字阵列模块和接收通道测试所需的激励信号之间建立起同步关系；将对应的同步信号产生的时间戳信息打包在接收通道I/Q数据数据包中，利用状态控制模块取出初始时间戳信息，根据初始时间戳和I/Q数据接收时间的对应关系进行相关运算，得到接收延时测试结果。本发明专利技术将接收延时的测试转换为信号之间绝对时间之差的运算，不需复杂的数字信号处理，只需要获得接收到的I/Q数据时间及解析出初始时间戳信息，即得到接收延时测试结果。
【技术实现步骤摘要】
一种数字阵列模块接收延时测试方法及装置
本专利技术涉及一种数字阵列模块接收延时测试方法，以及一种数字阵列模块接收延时测试装置。
技术介绍
数字阵列雷达是一种收发均采用数字波束形成技术的全数字化相控阵雷达。较之传统相控阵雷达，数字阵列雷达具有其无法比拟的优点，如动态范围大、容易实现多波束、低损耗、低副瓣、低角测高精度高、可制造性强、系统任务可靠性高等。因此，数字阵列雷达的应用前景非常广阔。数字阵列模块是数字阵列雷达最重要和数量最多的基本单元，数字阵列模块是一个微波数字混合的多通道雷达发射/接收模块，整体呈现光纤化、数字化和集成化的鲜明特点，在功能上相当于传统相控阵雷达的模拟T/R组件、移相器、阵面前端、频率源分机、接收分机以及一部分数字信号处理分机的综合。由于采用了基于DDS的波形产生技术和精确幅相控制技术、基于DDC的多通道数字化接收技术、集成化一体化收发通道设计技术和高速大容量数据传输技术等大量新技术和新工艺，无论从技术体制的角度，还是从实现方式的角度来看，数字阵列模块都是T/R组件领域的一次跨越和革命。与模拟T/R组件相比，数字阵列模块在接收通道的输出信号类型、发射通道输入信号类型、状态控制实现方式、移相实现方式以及T/R通道数目等多个方面都有较大的不同。接收延时是数字阵列模块测试的重要指标，在雷达测距计算时必须将因接收延时引起的误差去除，从而提高雷达的测试精度。那么，具体到与接收延时测试来说，数字阵列模块与模拟T/R组件相关的不同主要体现在:I)数字阵列模块接收通道的输出信号不再是模拟射频信号，而是经模拟下变频、模数转换以及数字下变频等处理后通过光纤传输的高速I/Q数据，这是数字阵列模块与模拟T/R组件最大的不同，也是测试的最大难点所在。因为目前绝大部分的测试仪器是对模拟信号进行测试，而很难对I/Q数据直接进行测试和分析，即便有测试和分析功能，还有一个测试仪器与数字阵列模块同步的难题需要解决；2)数字阵列模块工作状态的控制不再通过双绞线传输数字信号和触发信号的方式来实现，而是通过光纤传输更多和更复杂的状态数据和命令，而且数字阵列模块自身没有同步信号输入/输出。在接收延时这类时间间隔测试过程中，如果没有同步信号进行触发就没法确定初始时刻，也就很难完成接收延时的测试；数字阵列模块是一个全新的事物，其相关的测试方法都在研究摸索过程中。而对于模拟T/R组件接收延时是采用数字示波器在外触发模式下双通道时间间隔的测试方法。具体来讲，任意波形发生器输出的脉冲信号作为模拟T/R组件的同步信号，同时该同步信号通过四通连接器还要输入至信号发生器的外部脉冲输入端口和数字示波器的通道一。信号发生器为模拟T/R组件提供射频激励信号，并工作在基于内部触发的脉冲调制模式，它在收到来自任意波形发生器的脉冲信号触发后才进行输出。而模拟T/R组件接收通道的输出信号输入至数字示波器的通道二，设置示波器通道一为触发通道和边沿触发模式，然后测试通道一和二之间的时间间隔即为接收通道激励信号在模拟T/R组件内的传输时间，即是接收延时指标。对于接收延时这一类时间间隔测试来说，同步和合适的测试设备是其两大核心问题。与传统模拟T/R组件不同，数字阵列模块自身没有同步信号输入/输出。那么，以任意波形发生器构建被测件和测试仪器设备同步体制的方法已经不再适用；此外，数字阵列模块接收通道的输出信号为光纤传输的多通道I/Q数据，而不是模拟射频信号，数字示波器是无法对其进行测试的。因此，无论是从同步的角度，还是从仪器设备的角度，以往利用任意波形发生器+数字示波器的方案根本无法实现数字阵列模块接收延时的测试。
技术实现思路
本专利技术的任务在于提供一种数字阵列模块接收延时测试方法，以及一种数字阵列模块接收延时测试装置。其技术解决方案是:一种数字阵列模块接收延时测试方法，包括以下步骤:a建立一个状态控制模块，状态控制模块包括FPGA、光模块与DAC芯片；FPGA —是通过光模块连接数字阵列模块，二是通过DAC连接信号发生器外部脉冲输入端口 ；b在时钟信号的上升沿，状态控制模块通过光模块对数字阵列模块的工作状态进行控制，并将初始时间戳信息打包传输给数字阵列模块，同时传输同步信号数据给状态控制模块中的DAC芯片，使状态控制模块输出一路与数字阵列模块工作状态同步的脉冲信号，将状态控制模块所输出的这路脉冲信号用来作为信号发生器基于内部触发调制模式的外部输入信号，由信号发生器为被测数字T/R接收通道提供激励信号，信号发生器在接收到同步信号时输出激励信号，以上述同步信号为纽带，在数字阵列模块和接收通道测试所需的激励信号之间建立起同步关系；c将对应的同步信号产生的时间戳信息打包在接收通道I/Q数据数据包中，首先利用状态控制模块中的光模块对数据包进行光电转换，经过光电转换后的数据进入FPGA中自带的RAM区进行存储，再对RAM区中的数据进行解析，从中取出初始时间戳信息，由于这些数据在哪个时钟上升沿进入状态控制模块是已知的，将初始时间戳和I/Q数据接收时间二者进行减法运算，再去除接收激励信号在测试系统中的传输时间，即得到接收延时测试结果。一种数字阵列模块接收延时测试装置，包括:第一单元，其用于:建立一个状态控制模块，状态控制模块包括FPGA、光模块与DAC芯片；FPGA—是通过光模块连接数字阵列模块，二是通过DAC连接信号发生器外部脉冲输入端口 ；第二单元，其用于:在时钟信号的上升沿，状态控制模块通过光模块对数字阵列模块的工作状态进行控制，并将初始时间戳信息打包传输给数字阵列模块，同时传输同步信号数据给状态控制模块中的DAC芯片，使状态控制模块输出一路与数字阵列模块工作状态同步的脉冲信号，将状态控制模块所输出的这路脉冲信号用来作为信号发生器基于内部触发调制模式的外部输入信号，由信号发生器为被测数字T/R接收通道提供激励信号，信号发生器在接收到同步信号时输出激励信号，以上述同步信号为纽带，在数字阵列模块和接收通道测试所需的激励信号之间建立起同步关系；第三单元，其用于:将对应的同步信号产生的时间戳信息打包在接收通道I/Q数据数据包中，首先利用状态控制模块中的光模块对数据包进行光电转换，经过光电转换后的数据进入FPGA中自带的RAM区进行存储，再对RAM区中的数据进行解析，从中取出初始时间戳信息，由于这些数据在某个时钟上升沿进入状态控制模块是已知的，将初始时间戳和I/Q数据接收时间二者进行减法运算，再去除接收激励信号在测试系统中的传输时间，即得到接收延时测试结果。本专利技术具有以下有益技术效果:本专利技术以构建同步信号的方式实现数字阵列模块状态控制和接收通道测试所需的激励信号之间的同步关系，充分利用了测试过程中必不可少的状态控制模块，在此基础上增加同步信号输出功能，实现了被测数字阵列模块和测试仪器设备的同步，以及充分利用了信号发生器基于脉冲触发的脉冲调制功能，这也是实现同步的重要一环；并将接收延时的测试转换为信号之间绝对时间之差的运算，不需要复杂的数字信号处理，只需要获得接收到I/Q数据的时间，并解析出初始时间戳信息，进而得到接收延时测试结果。【附图说明】下面结合附图与【具体实施方式】对本专利技术作更进一步的说明:图1为本专利技术一种实施方式的原理示意框图。图2为本专利技术中数字阵列模块接收本文档来自技高网...
【技术保护点】
一种数字阵列模块接收延时测试方法，其特征在于包括以下步骤：a建立一个状态控制模块，状态控制模块包括FPGA、光模块与DAC芯片；FPGA一是通过光模块连接数字阵列模块，二是通过DAC连接信号发生器外部脉冲输入端口；b在时钟信号的上升沿，状态控制模块通过光模块对数字阵列模块的工作状态进行控制，并将初始时间戳信息打包传输给数字阵列模块，同时传输同步信号数据给状态控制模块中的DAC芯片，使状态控制模块输出一路与数字阵列模块工作状态同步的脉冲信号，将状态控制模块所输出的这路脉冲信号用来作为信号发生器基于内部触发调制模式的外部输入信号,由信号发生器为被测数字T/R接收通道提供激励信号，信号发生器在接收到同步信号时输出激励信号，以上述同步信号为纽带，在数字阵列模块和接收通道测试所需的激励信号之间建立起同步关系；c将对应的同步信号产生的时间戳信息打包在接收通道I/Q数据数据包中，首先利用状态控制模块中的光模块对数据包进行光电转换，经过光电转换后的数据进入FPGA中自带的RAM区进行存储，再对RAM区中的数据进行解析，从中取出初始时间戳信息，由于这些数据在哪个时钟上升沿进入状态控制模块是已知的，将初始时间戳和I/Q数据接收时间二者进行减法运算，再去除接收激励信号在测试系统中的传输时间，即得到接收延时测试结果。...
【技术特征摘要】
1.一种数字阵列模块接收延时测试方法，其特征在于包括以下步骤: a建立一个状态控制模块，状态控制模块包括FPGA、光模块与DAC芯片；FPGA —是通过光模块连接数字阵列模块，二是通过DAC连接信号发生器外部脉冲输入端口 ； b在时钟信号的上升沿，状态控制模块通过光模块对数字阵列模块的工作状态进行控制，并将初始时间戳信息打包传输给数字阵列模块，同时传输同步信号数据给状态控制模块中的DAC芯片，使状态控制模块输出一路与数字阵列模块工作状态同步的脉冲信号，将状态控制模块所输出的这路脉冲信号用来作为信号发生器基于内部触发调制模式的外部输入信号，由信号发生器为被测数字T/R接收通道提供激励信号，信号发生器在接收到同步信号时输出激励信号，以上述同步信号为纽带，在数字阵列模块和接收通道测试所需的激励信号之间建立起同步关系； c将对应的同步信号产生的时间戳信息打包在接收通道I/Q数据数据包中，首先利用状态控制模块中的光模块对数据包进行光电转换，经过光电转换后的数据进入FPGA中自带的RAM区进行存储，再对RAM区中的数据进行解析，从中取出初始时间戳信息，由于这些数据在哪个时钟上升沿进入状态控制模块是已知的，将初始时间戳和I/Q数据接收时间二者进行减法运算，再去除接收激励信号在测试系统中的传输时间，即得到接收延时测试结果O2.一种数字阵列模块...
【专利技术属性】
技术研发人员：丁志钊，吴家亮，张龙，刘忠林，
申请(专利权)人：中国电子科技集团公司第四十一研究所，
类型：发明
国别省市：
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