延迟控制电路和包括延迟控制电路的时钟发生电路制造技术

本发明专利技术公开了一种时钟发生电路，包括：延迟线，所述延迟线将输入时钟延迟并且产生延迟时钟；延迟建模单元，所述延迟建模单元将延迟时钟延迟建模的延迟值并且产生反馈时钟；相位检测单元，所述相位检测单元比较输入时钟的相位与反馈时钟的相位，并且产生相位检测信号；滤波器单元，所述滤波器单元接收相位检测信号并且产生相位信息，当相位检测信号被产生具有第一电平的次数与相位检测信号被产生具有第二电平的次数之间的差值大于或等于阈值时，产生更新信号，而当差值小于阈值时，在经过预定时间之后产生更新信号；以及延迟线控制单元，所述延迟线控制单元响应于更新信号和相位信息来设定延迟线的延迟值。

【技术实现步骤摘要】
延迟控制电路和包括延迟控制电路的时钟发生电路相关申请的交叉引用本申请要求2012年6月20日向韩国知识产权局提交的韩国专利申请N0.10-2012-0066240的优先权，其全部内容通过引用合并于此。
本专利技术总体而言涉及一种半导体装置，更具体而言涉及一种延迟控制电路和包括延迟控制电路的时钟发生电路。
技术介绍
一般而言，利用存储器的半导体装置与时钟同步执行操作。在同步型半导体装置中，输入数据和输出数据应与外部时钟精确地同步。半导体装置接收外部时钟，将外部时钟转换为内部时钟,并且使用转换的内部时钟。然而，当内部时钟经由时钟缓冲器和传输线传输时，内部时钟与外部时钟之间产生相位差。为了补偿相位差，半导体装置一般会利用锁相环(phase-locked loop)或延迟锁定环(delay-locked loop)。延迟锁定环通过补偿内部时钟与外部时钟之间产生的相位差可能会增加有效数据输出时段。延迟锁定环通过将内部时钟的相位移动至领先外部时钟的相位预定的时间，使得输出数据可以与外部时钟同步输出。图1是示意性示出现有的延迟锁定环10的配置的框图。在图1中，延迟锁定环10包括延迟线11、延迟建模单元12、相位检测单元13以及延迟线控制单元14。延迟线11接收输入时钟CLKI，将输入时钟CLKI延迟由延迟线控制单元14设定的值，并且产生延迟时钟CLKD。延迟建模单元12将延迟时钟CLKD延迟建模的延迟值，并且产生反馈时钟CLKF。相位检测单元13比较输入时钟CLKI的相位与反馈时钟CLKF的相位并且产生相位检测信号roouT。延迟线控制单元14接收相位检测信号roouT并且产生延迟控制信号up/dn，所述延迟控制信号UP/DN可以重新设定延迟线11的延迟值。
技术实现思路
本文描述一种时钟发生电路，所述时钟发生电路用于在因输入时钟的抖动或功率噪声而不能准确检测时钟的相位时，防止发生阻塞现象(stuck phenomenon)O此外，本文描述一种能够执行准确的延迟锁定操作的时钟发生电路。在本专利技术的一个实施例中，一种时钟发生电路包括:延迟线，所述延迟线被配置成将输入时钟延迟并且产生延迟时钟；延迟建模单元，所述延迟建模单元被配置成将延迟时钟延迟建模的延迟值，并且产生反馈时钟；相位检测单元，所述相位检测单元被配置成比较输入时钟的相位与反馈时钟的相位，并且产生相位检测信号；滤波器单元，所述滤波器单元被配置成接收相位检测信号并且产生相位信息，当相位检测信号被产生具有第一电平的次数与相位检测信号被产生具有第二电平的次数之间的差值大于或等于阈值时产生更新信号，而当差值小于阈值时，在经过预定时间之后产生更新信号；以及延迟线控制单元，所述延迟线控制单元被配置成响应于更新信号和相位信息来设定延迟线的延迟值。在本专利技术的另一个实施例中，一种时钟发生电路包括:延迟线，所述延迟线被配置成将输入时钟延迟并且产生延迟时钟；延迟建模单元，所述延迟建模单元被配置成将延迟时钟延迟建模的延迟值，并且产生反馈时钟；相位检测单元，所述相位检测单元被配置成比较输入时钟的相位与反馈时钟的相位，并且产生相位检测信号；滤波器单元，所述滤波器单元被配置成接收相位检测信号，产生滤波器更新信号和相位信息、以及当未在预定时间内产生滤波器更新信号时产生定时器更新信号；以及延迟线控制单元，所述延迟线控制单元被配置成响应于滤波器更新信号、定时器更新信号和相位信息，来设定延迟线的延迟值。在本专利技术的另一个实施例中，一种延迟控制电路包括:相位检测单元，所述相位检测单元被配置成检测第一时钟的相位与第二时钟的相位并且产生相位检测信号；滤波器单元，所述滤波器单元被配置成响应于相位检测信号而产生滤波器更新信号和相位信息，以及当未在预定时间内产生滤波器更新信号时产生定时器更新信号；延迟线控制单元，所述延迟线控制单元被配置成响应于滤波器更新信号、定时器更新信号和相位信息而设定延迟线的延迟值；以及锁定检测单元，所述锁定检测单元被配置成响应于滤波器更新信号而产生锁定信号。【附图说明】结合附图描述本专利技术的特征、方面和实施例，其中:图1是示出现有的延迟锁定环的配置的图；图2是示出根据本专利技术的一个实施例的时钟发生电路的配置的图；图3是示意性示出图2的滤波器单元的配置的框图；图4是示出图3的滤波器的配置的图；图5是示出图3的定时器的配置的图；图6是示出根据图2所示的本专利技术实施例的时钟发生电路的操作的时序图；图7是示出根据本专利技术另一个实施例的时钟发生电路的配置的图；图8是示出图7的锁定检测单元的配置的图；图9是示出在基于定时器更新信号产生锁定信号时发生半锁定现象的情况的时序图；以及图10是示出根据图7所示的本专利技术实施例的时钟发生电路的操作的时序图。【具体实施方式】在下文中，将参照附图结合不同的实施例来描述根据本专利技术的延迟控制电路以及包括延迟控制电路的时钟发生电路。图2是示出根据本专利技术的一个实施例的时钟发生电路I的配置的图。在图2中，时钟发生电路I包括延迟线11、延迟建模单元12、相位检测单元13、滤波器单元100、以及延迟线控制单元14。延迟线11被配置成将输入时钟CLKI延迟由延迟线控制单元14设定的延迟值，并且由此产生延迟时钟CLKD。延迟建模单元12被配置成将延迟时钟CLKD延迟建模的延迟值，并且产生反馈时钟CLKF。建模的延迟值是通过在半导体装置中对外部时钟的时间延迟进行建模而获得的值，并且可以随意地设定。相位检测单元13被配置成接收输入时钟CLKI和反馈时钟CLKF并且通过检测这两个输入时钟之间的相位差而产生相位检测信号roouT。相位检测单元13可以根据反馈时钟CLKF是领先于还是落后于输入时钟CLKI，而产生具有第一电平的相位检测信号roOUT或具有第二电平的相位检测信号roouT。滤波器单元100被配置成接收相位检测信号roouT并且产生滤波器更新信号VALIDF、定时器更新信号VALIDT以及相位信息PD_DELAY。滤波器单元100通过接收相位检测信号roOUT而产生滤波器更新信号VALIDF和相位信息PD_DELAY，并且当未在预定时间内产生滤波器更新信号VALIDF时，产生定时器更新信号VALIDT。滤波器单元100对相位检测信号I3DOUT被产生具有第一电平和第二电平的次数进行计数，并且基于相位检测信号PDOUT被产生具有第一电平和第二电平的次数之间的差值来产生滤波器更新信号VALIDF。滤波器单元100在差值大于或等于阈值时产生滤波器更新信号VALIDF，而在差值小于阈值时不产生滤波器更新信号VALIDF。阈值是可随意地设定的值。例如，当相位检测单元13检测输入时钟CLKI的相位和反馈时钟CLKF的相位，并且产生具有H、H、H、H、H、L、H、H电平的相位检测信号roouT，且阈值设定为5时，由于相位检测信号roouT被产生具有H电平的次数与相位检测信号roouT被产生具有L电平的次数之间的差值为6，因此滤波器单元100产生滤波器更新信号VALIDF和指示H电平的相位信息PD_DELAY。然而，当在输入时钟CLKI中发生抖动或功率噪声时，输入时钟CLKI的相位和占空比可能会改变。于是相位检测单元13可能会经历难以正常检测输入时钟CLKI的相位和反馈时钟CLKF的相位的本文档来自技高网...

【技术保护点】
一种时钟发生电路包括：延迟线，所述延迟线被配置成将输入时钟延迟并且产生延迟时钟；延迟建模单元，所述延迟建模单元被配置成将所述延迟时钟延迟建模的延迟值并且产生反馈时钟；相位检测单元，所述相位检测单元被配置成比较所述输入时钟的相位与所述反馈时钟的相位，并且产生相位检测信号；滤波器单元，所述滤波器单元被配置成接收所述相位检测信号并且产生相位信息，当所述相位检测信号被产生具有第一电平的次数与所述相位检测信号被产生具有第二电平的次数之间的差值大于或等于阈值时产生更新信号，而当所述差值小于所述阈值时，在经过预定时间之后产生所述更新信号；以及延迟线控制单元，所述延迟线控制单元被配置成响应于所述更新信号和所述相位信息来设定所述延迟线的延迟值。

【技术特征摘要】
2012.06.20 KR 10-2012-00662401.一种时钟发生电路包括: 延迟线，所述延迟线被配置成将输入时钟延迟并且产生延迟时钟； 延迟建模单元，所述延迟建模单元被配置成将所述延迟时钟延迟建模的延迟值并且产生反馈时钟； 相位检测单元，所述相位检测单元被配置成比较所述输入时钟的相位与所述反馈时钟的相位，并且产生相位检测信号； 滤波器单元，所述滤波器单元被配置成接收所述相位检测信号并且产生相位信息，当所述相位检测信号被产生具有第一电平的次数与所述相位检测信号被产生具有第二电平的次数之间的差值大于或等于阈值时产生更新信号，而当所述差值小于所述阈值时，在经过预定时间之后产生所述更新信号；以及 延迟线控制单元，所述延迟线控制单元被配置成响应于所述更新信号和所述相位信息来设定所述延迟线的延迟值。2.如权利要求1所述的时钟发生电路，其中，所述滤波器单元包括: 滤波器，所述滤波器被配置成响应于所述相位检测信号而产生滤波器更新信号和所述相位信息； 定时器，所述定时器被配置成响应于时钟和所述更新信号来产生定时器更新信号；以及 信号组合部分，所述信号组合部分被配置成响应于所述滤波器更新信号和所述定时器更新信号来产生所述更新信号。`3.如权利要求2所述的时钟发生电路，其中，所述滤波器包括: 计数及比较部，所述计数及比较部被配置成对已产生具有第一电平和第二电平的相位检测信号的次数进行计数，并且基于所述差值来产生更新脉冲； 相位延迟部，所述相位延迟部被配置成将所述相位检测信号延迟并且产生相位同步信号；以及 同步部，所述同步部被配置成接收所述更新脉冲和所述相位同步信号并且产生所述滤波器更新信号和所述相位信息。4.如权利要求3所述的时钟发生电路，其中，所述计数及比较部在所述相位检测信号被产生具有第一电平的次数与所述相位检测信号被产生具有第二电平的次数之间的差值大于或等于所述阈值时，产生所述更新脉冲，而在所述差值小于所述阈值时不产生所述更新脉冲。5.如权利要求3所述的时钟发生电路，其中，所述相位延迟部的延迟值通过将所述计数及比较部对所述相位检测信号计数的时间进行建模来设定。6.如权利要求3所述的时钟发生电路，其中，所述定时器通过将所述时钟延迟而在经过所述预定时间之后产生所述定时器更新信号，并且响应于所述更新信号而被复位。7.如权利要求3所述的时钟发生电路，其中，所述同步部包括: 第一信号发生部分，所述第一信号发生部分被配置成响应于所述更新脉冲而产生所述滤波器更新信号；以及 第二信号发生部分，所述第二信号发生部分被配置成响应于所述更新脉冲而提供所述相位同步信号作为所述相位信息。8.—种时钟发生电路包括: 延迟线，所述延迟线被配置成将输入时钟延迟并且产生延迟时钟； 延迟建模单元，所述延迟建模单元被配置成将所述延迟时钟延迟建模的延迟值并且产生反馈时钟； 相位检测单元，所述相位检测单元被配置成比较所述输入时钟的相位与所述反馈时钟的相位，并且产生相位检测信号； 滤波器单元，所述滤波器单元被配置成接收所述相位检测信号，产生滤波器更新信号和相位信息，以及当未在预定时间内产生所述滤波器更新信号时产生定时器更新信号；以及 延迟线控制单元，所述延迟线控制单元被配置成响应于所述滤波器更新信号、所述定时器更新信号和所述相位信息来设定所述延迟线的延迟值。9.如权利要求8所述的时钟发生电路，其中，所述滤波器单元在所述相位检测信号被产生具有第一电平的次数与所述相位检测信号被产生具有第二电平的次数之间的差值大于或等于阈值时，产生所述滤波器更新信号，而当所述差值小于所述阈值时，在经过所述预定时间之后产生所述定时器更新信号。10.如权利要求8所述的时钟发生电路，其中，所述滤波器单元包括: 滤波器，所述滤波器被配置成响应于所述相位检测信号而产生所述滤波器更新信号和所述相位信息；以及 定时器，所述定时器被配置成响应于时钟和更新信号而产生所述定时器更新器信号。`11.如权利要求8所述的时钟发生电路，其中，所述滤波器包括: 计数及比较部，所述计数及比较部被配置成对所述相位检测信号已被产生具有第一电平和第二电平的次数进行计数，并且基于差值而产生更新脉冲； 相位延迟部，所述相位延迟部被配置成将所述相位检测信号延迟并且产生相位同步信号；以及 同步部，所述同步部被配置成接收所述更新脉冲和所述相位同步信号并且产生所述滤波器更新信号和所述相位信息。12.如权利要求11所述的时钟发生电路，其中，所述计数及比较部在所述相位检测信...

【专利技术属性】
技术研发人员：权大韩，金龙珠，张在旻，崔海郎，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：