一种时钟延时、数据访问方法、系统及设备技术方案

本发明专利技术实施例提供了一种时钟延时、数据访问方法、系统及设备，主要内容包括：时钟延时模块接收主设备的时钟延时数比特数，并针对每一比特时钟延时，向主设备发送延时指令，指示主设备用于模拟串行外设接口SPI中的时钟端口的通用输出输出GPIO端口在一个时钟周期内，向从设备的SPI中的时钟端口输出半个时钟周期的低电平后在输出半个时钟周期的高电平，由于在上述延时过程中，利用主设备的GPIO端口来模拟SPI中的时钟端口，实现了任意比特数的时钟延时，不再受SPI中的时钟端口仅能实现8比特整数倍的时钟延时限制，因此，满足了从设备的特定比特数的时钟延时需求。

【技术实现步骤摘要】
【专利摘要】本专利技术实施例提供了一种时钟延时、数据访问方法、系统及设备，主要内容包括：时钟延时模块接收主设备的时钟延时数比特数，并针对每一比特时钟延时，向主设备发送延时指令，指示主设备用于模拟串行外设接口SPI中的时钟端口的通用输出输出GPIO端口在一个时钟周期内，向从设备的SPI中的时钟端口输出半个时钟周期的低电平后在输出半个时钟周期的高电平，由于在上述延时过程中，利用主设备的GPIO端口来模拟SPI中的时钟端口，实现了任意比特数的时钟延时，不再受SPI中的时钟端口仅能实现8比特整数倍的时钟延时限制，因此，满足了从设备的特定比特数的时钟延时需求。【专利说明】一种时钟延时、数据访问方法、系统及设备
本专利技术涉及通信
，尤其涉及一种时钟延时、数据访问方法、系统及设备。
技术介绍
目前移动通信系统，对功率放大器的线性放大提出更高的要求。数字预失真技术因其体积小、效率高、可靠性高等优点，而且对线性的改善也很明显，得到了业界的重点关注。数字预失真(Digital Pre-Distortional,DPD)芯片可提供数字预失真,其提供串行外设接口(Serial Peripheral Interface, SPI)供其他设备访问自身内部移位寄存器中的数据，在DH)芯片作为从设备时，其上的SPI接口即为从端口接收来自主设备(例如:微处理器)的特殊访问时序(例如:按位等待的延时操作)。SPI串行通信主要应用于系统板上芯片之间的短距离通信，可以同时发出和接收串行数据。需四条线完成主设备与从设备的通信，这四条线是:串行时钟(CSK)线、主设备输入从设备输出(Master Input Slave Output, MIS0)数据线、主设备输出从设备输入(Master Output Slave Input,M0SI)数据线、低电平有效从设备选择(CS)线。SPI通信过程实现上是一个串行移位过程，其进行一个字节的数据传输过程如图1所示:主设备通过内部时钟CLK，将自身移位寄存器中的数据通过MOSI信号线逐位移出；从设备在所述时钟CLK作用下，也同时将自身移位寄存器的数据通过MISO信号线逐位移入主设备的移位寄存器中。当双方移位寄存器的数据交换完毕时，一次通信传输完成。如果需要连续传输多个字节的数据，则在每两个字节数据之间插入一个串行总线的空闲等待，时钟CLK的输出如图2所示。在上述通信过程的实现中，主设备和从设备均具有SPI，此时，利用SPI进行数据传输时，使用的移位寄存器均以字节为单位，每次传输一个字节即8bit位，数据读写访问过程中的时钟延迟相应的也只能8bit时钟延时的整数倍进行，而诸如上述Dro芯片对数据访问过程中有4bit和2bit的时钟延时要求,如图3所示,为DI3D芯片要求主设备通过SPI总线读取自身内数据的时序示意图，在图3中，SPIS_M0SI表示DH)芯片作为从设备接收主设备输出的数据，SPIS_MIS0表示DH)芯片作为从设备向主设备输出的数据，SPIS_CLK表示DPD芯片从主设备接收的时钟，可以看出，在DH)芯片接收主设备传输的读标志(I字节)、数据地址(2字节)、数据长度(2字节)共5个字节后，需要4bit的时钟延时准备主设备所需的数据(图3中椭圆虚线框)，然后由SPIS_M0SI输出数据给主设备，最后延时2bit的时钟(图3中椭圆虚线框)，完成一次DH)芯片的数据访问过程。图4为DH)芯片要求主设备通过SPI总线向自身写入数据的时序示意图。在图4中，SPI_CS表示片选信号，低电平时DPD芯片被选中，SPIS_M0SI表示DH)芯片作为从设备接收主设备输出的数据。由于上述Dro芯片的时钟延时需求为4bit和2bit，而主设备的SPI时钟端口仅能实现8bit的整数倍的时钟延时，因此,不能实现上述4bit和2bit的时钟延时，除此之外，在其他芯片需求的时钟延时为特定比特(不为8bit的整数倍)的情况下，利用所述主设备的SPI也不能满足所述其他芯片的时钟延时需求。
技术实现思路
本专利技术实施例提供了一种时钟延时、数据访问方法、系统及设备，用以解决现有技术中利用主设备的SPI不能满足芯片的特定比特的时钟延时需求的问题。一种时钟延时方法，所述方法包括:接收主设备发送的第一时钟延时数N比特，所述N为正整数；循环执行以下操作N次:向所述主设备发送延时指令，指示主设备在一个时钟周期内，通过通用输入输出(General Purpose Input Output, GP10)端口向从设备的SPI中的时钟端口输出半个时钟周期的低电平后，再输出半个时钟周期的高电平，其中，所述GPIO端口是主设备的多个GPIO端口中，用于模拟SPI中的时钟端口的GPIO端口。 一种数据访问的方法，所述数据访问方法包括:主设备利用GPIO端口输出读标志数据、访问地址数据和访问长度数据给从设备的SPI中的MOSI端口，其中，用于输出读标志数据、访问地址数据和访问长度数据的所述GPIO端口是:主设备的多个GPIO端口中，用于模拟SPI中的MOSI端口的GPIO端口 ；利用上述的时钟延时方法对主设备执行N比特的时钟延时后，通过GPIO端口向从设备的SPI中的时钟端口输出低电平；主设备利用本地的GPIO端口接收从设备的SPI中的MISO端口输出的数据，其中，用于接收从设备的SPI中的MISO端口输出的数据的GPIO端口是:主设备的多个GPIO端口中，用于模拟SPI的MISO端口的GPIO端口 ；利用上述的时钟延时方法对主设备执行M比特的时钟延时后，通过GPIO端口向从设备的SPI中的时钟端口输出低电平，其中，用于向从设备的SPI中的时钟端口输出低电平的GPIO端口是:主设备的多个GPIO端口中，用于模拟串行外设接口 SPI时钟端口的GPIO端口，所述M、N为正整数。一种时钟延时模块，所述时钟延时模块包括:接收子模块和执行子模块，其中:所述接收子模块，用于接收主设备发送的第一时钟延时数N比特，并触发所述执行子模块；所述执行子模块，用于循环执行以下操作N次:向所述主设备发送延时指令，指示主设备在一个时钟周期内，通过GPIO端口向从设备的SPI中的时钟端口输出半个时钟周期的低电平后，再输出半个时钟周期的高电平，其中，所述GPIO端口是主设备的多个GPIO端口中，用于模拟SPI中的时钟端口的GPIO端口。一种主设备，所述主设备包括:发送模块，用于向时钟延时模块发送第一时钟延时数N比特，所述N为正整数；延时指令接收模块，用于接收时钟延时模块发送的N条延时指令，并在接收到每条延时指令时，触发信号输出模块；信号输出模块，用于在一个时钟周期内，通过GPIO端口向从设备的SPI中的时钟端口输出半个时钟周期的低电平后，再输出半个时钟周期的高电平，其中，所述GPIO端口是主设备的多个GPIO端口中，用于模拟SPI中的时钟端口的GPIO端口。—种时钟延时系统,所述时钟延时系统包括:主设备、时钟延时模块和至少一个从设备，其中:所述主设备，用于向时钟延时模块发送第一时钟延时数N比特，接收时钟延时模块发送的N条延时指令，并在接收到每条延时指令时，在一个时钟周期内，通过本地GPIO端口向从设备的SPI中的时钟端口输出半个时钟周期的低电平后，再输出半个时钟周本文档来自技高网...

【技术保护点】
一种时钟延时方法，其特征在于，所述方法包括：接收主设备发送的第一时钟延时数N比特，所述N为正整数；循环执行以下操作N次：向所述主设备发送延时指令，指示主设备在一个时钟周期内，通过GPIO端口向从设备的SPI中的时钟端口输出半个时钟周期的低电平后，再输出半个时钟周期的高电平，其中，所述GPIO端口是主设备的多个GPIO端口中，用于模拟SPI中的时钟端口的GPIO端口。

【技术特征摘要】

【专利技术属性】
技术研发人员：凌兴锋，黄健安，
申请(专利权)人：京信通信技术广州有限公司，
类型：发明
国别省市：