用于集成电路之间的点对点通信的物理接口内的检错制造技术

公开了一种用于集成电路之间的点对点通信的物理接口内的检错的装置、系统和方法。在一个实施例中，一种装置被配置成作为接收物理接口来操作，或者在接收物理接口内操作。该装置包括被配置成对已编码数据比特的一子集解码以产生已解码数据比特的解码器。它还包括被配置成从已解码数据比特中提取物理接口（“PI”）检错比特的物理接口检错比特提取器。由此，该装置使用该物理接口检错比特来确定已编码数据比特是否包括至少一个错误的数据比特作为差错。在某些实施例中，该装置包括被配置成在物理层内操作的检错器。在至少一个实施例中，该装置在例如NB/(N+1)B线编码器内有效地发送检错码。

【技术实现步骤摘要】
用于集成电路之间的点对点通信的物理接口内的检错本专利技术专利申请是申请号为200710087760.0、申请日为2007年3月8日、名称为“用于集成电路之间的点对点通信的物理接口内的检错”的专利技术专利申请的分案申请。
本专利技术一般涉及用于在电子设备之间提供可靠数据通信的装置和方法，尤其涉及被配置成在电子设备之间经由物理介质的数据比特点对点传输期间在物理接口处有效地检错的物理接口。在一个实施例中，数据比特的点对点传输采用沿着串行数据链路的低幅、信号传输。
技术介绍
诸如集成电路（”IC”）等电子设备之间的点对点通信一般被认为是可靠的，尤其是在使用专用同步时钟线来同步数据传输的情况下。更具体地，许多系统设计人员期望IC之间的通信遵守在IC之间交换的数据比特是相同的数据比特的这一普遍假设。例如，最为常规的处理器IC被设计为不论发送至存储器IC到地址比特是否被正确接收，也不论由处理器IC接收到数据是否与存储器IC发送的数据相同，都对从存储器IC中取出的数据执行动作。但是对于以更快的数据速率和下降的幅度（即，下降的传输功率）发送数据比特的传统物理接口而言，背景噪声对于数据信号的强度的影响会导致信噪比下降，而这表明会阻碍可靠点对点通信的差错的增加。此外，许多系统设计人员使用其中时钟被嵌入在已编码的串行化数据的异步定时技术来实现经由串行数据链路而串行地传送数据的物理接口。具有串行数据链路的高速串行通信技术的示例包括串行、转换最小化的差分信号传输（“TMDS”）、PCIExpress、等等。虽然提供串行数据通信的常规物理接口同时降低了噪声和功率，但是至少一个缺点是常规的串行数据链路易于在传输期间发生数据讹误。在计算机网络领域，开放系统互连（“OSI”）模型描述了在两个站（或计算设备）之间进行检错和纠错的常用方法。根据该方法，数据链路层基于所发送比特的一帧计算检错码（例如，循环冗余码，“CRC”）。随后，它将检错码作为邻接比特追加至该帧，再将检错码和应用数据比特一并送至物理接口用于线编码（或译码）。线编码的一个示例将8个应用数据比特翻译成10个已编码比特。这种线编码技术通常被称为8B/10B。在执行该线编码之后，串行物理接口将已编码比特经由通信介质驱动至恢复时钟并将比特解码的另一串行物理接口。接收机处的数据链路层随后使用检错码的邻接比特来应用检错和纠错技术。虽然起作用，但是数据链路层在物理接口之外执行这些检错和纠错过程，由此就会延迟差错的检测和/或解决。同样地，常规的物理接口一般无法很好地适应标准化的检错和纠错。例如，传统的物理接口被优化成提供集成电路之间的同步和并行数据通信。同样地，它们无法容易地适用于提供经由诸如串行数据链路的用于异步和串行数据通信的及时且可靠的数据传送。此外，常规物理接口一般无法有助于以下的至少一种：（1）不要求应用参与专用差错处理技术的透明差错检测和恢复技术，以及（2）用于提高经由串行数据链路传送检错码的速率的检错码的有效传输。考虑到上述情况，期望提供一种能够将上述缺点降至最小并且至少提供检错以及可任选的差错恢复的物理接口、装置和方法。专利技术概述公开了一种用于在集成电路（“IC”）的数据通信的发送和/或接收期间在物理接口中进行检错的装置、系统和方法。根据本专利技术的各个实施例，一种物理接口能够促进经由串行或并行链路的通信，或者它可被配置成使用嵌入式异步时钟或外部同步时钟。在一个实施例中，一种装置被配置作为接收物理接口来操作，或在接收物理接口内操作。该装置包括被配置成将已编码数据比特的子集解码以产生已解码数据比特的解码器。它还包括被配置成从已解码数据比特中提取物理接口（“PI”）检错比特的物理接口检错比特提取器。由此，该装置使用该物理接口检错比特来确定已编码数据比特是否包括作为差错的至少一个有错误的数据比特。在某些实施例中，该装置包括被配置成在物理层内操作的检错器。在至少一个实施例中，该装置在例如NB/(N+1)B线编码器内有效地发送检错码。已编码数据比特可以基本被直流（“DC”）平衡。此外，已编码数据比特可以被配置为形成发射辐射的频谱特性。同样，这些已编码数据比特还可以包括可用于在接收设备处恢复时钟的嵌入式异步时钟。在某些情况中，该装置包括被配置成在物理层内操作以检测错误的检错器。该检错器在数据链路层或者在开放系统互连（”OSI”）七层参考模型中任何一较高层之前执行检错。在某些情况下，物理接口检错比特是奇偶校验码，而在其它情况下，物理接口检错比特是检错码的一部分。例如，检错码可以是循环冗余校验（“CRC”）校验和。在此情况下的检错器被配置成累积该物理接口检错比特以及来自已编码数据比特的其它子集（即，其它码字）的其它物理接口检错比特以重构检错码。注意，检错器能够被配置成从该物理接口检错比特以及其它的物理接口检错比特中生成CRC校验和。随后，检错器能够将该CRC校验和与检错码进行比较以确定是否发生差错。在各个实施例中，该物理接口检错比特与已编码数据比特的子集同时在该装置处被接收，并且其它物理接口检错比特中的每一比特也与已编码数据比特的其它子集中的每一子集同时在该装置处被接收，由此减少了装置接收否则会被追加以跟随该已编码数据比特的检错码的时间。在至少一个实施例中，该装置还包括被配置成纠正错误的纠错器。纠错器可以被配置成请求重发该已编码数据比特的子集，或者用信号通知应用专用模块已有差错被检测到以使得该应用专用模块能够解决这一差错。或者，纠错器可以采取默认措施，诸如重新初始化一个或多个IC。注意，已编码数据比特的子集之一可以包括N+m个数据比特，这些数据比特可以被解码以获取N个应用数据比特作为已解码数据比特。同样注意，该装置可以被配置成接收已编码数据比特作为N+2个数据比特并提供N个应用数据比特作为输出。例如，当N为8时，该装置被配置为8B/10B解码器，它提供9个已解码数据比特：即8个应用数据比特和一个用于检错的物理接口检错比特。在本专利技术的另一实施例中，公开了一种在用于集成电路（“IC”）之间传输数据的物理接口内生成检错码的装置。在一个实施例中，该装置被配置成作为发送物理接口来操作，或在发送物理接口内操作。该装置可包括N比特到N+2（“N比特/N+2”）比特物理层（“PHY”）编码器。该编码器被配置成将物理接口检错比特插入到N个应用数据比特以形成N+1个未编码数据比特，并且将该未编码数据比特编码以产生N+2个已编码数据比特。该装置还包括被配置成生成构成包括该物理接口检错比特在内的检错码的多个比特的检错码生成器。该装置在某些情况下可包括被配置成串行化N+2个已编码数据比特以形成串行的N+2个已编码数据比特，由此将单个检错数据比特与串行的N+2个已编码数据比特交错的串行化器。在至少一个实施例中，该装置包括用于存储包括N个数据比特在内的一组数据比特的存储。检错码生成器被配置成检查该组数据比特以生成检错码。在一具体实施例中，该装置包括发射机（“TX”）纠错器，它被配置成在该发射机纠错器接收到重发请求时重发该组数据比特中到一个或多个子集。在本专利技术的又一实施例中，一种物理接口作为集成电路（“IC”）形成于第一衬底上，以检测与形成于第二衬底上的核心IC交换的数据内的传输差错。核心IC是含有用于实现诸如存储器芯片的本文档来自技高网...

【技术保护点】
一种物理接口，作为第一集成电路(“IC”)形成于第一衬底部分上，以检测与第二衬底部分上所形成的第二IC交换的数据中的传输差错，所述物理接口包括：多个输入端口和输出端口，包括被配置成接收入站的已编码的数据比特的第一输入端口子集以及被配置成将入站的已解码的数据比特发送至所述第二IC的第一输出端口子集；以及一个或多个差错恢复模块，耦合在所述多个输入端口和输出端口之间；其中，所述一个或多个差错恢复模块中的第一差错恢复模块被耦合在至少一个第一输入端口子集和至少一个第一输出端口子集之间。

【技术特征摘要】
2006.03.09 US 11/372,8661.一种物理接口，作为第一集成电路IC形成于第一衬底部分上，以检测与第二衬底部分上所形成的第二IC交换的数据中的传输差错，所述物理接口包括：多个输入端口和输出端口，包括被配置成接收入站的已编码数据比特的第一输入端口子集以及被配置成将入站的已解码数据比特发送至所述第二IC的第一输出端口子集，其中所述入站的已编码数据比特包括嵌入的异步时钟，所述异步时钟要被用于提供用于已编码数据比特的计时；以及一个或多个差错恢复模块，耦合在所述多个输入端口和输出端口之间；其中，所述一个或多个差错恢复模块中的第一差错恢复模块被耦合在至少一个第一输入端口子集和至少一个第一输出端口子集之间,所述第一差错恢复模块包括：物理层PHY解码器，被配置为对接收的入站的已编码数据比特的子集进行解码，所述子集包括比所有已编码数据比特少的已编码数据比特，所述PHY解码器被配置为接收N+m个已编码的比特并且形成N个数据比特，其中m是1或者更大的整数，所述m表示用于至少在所述已编码数据比特中嵌入所述异步时钟和物理接口检错比特的额外比特的数目，以及物理接口PI检错比特提取器，其被配置为从已解码数据比特中提取物理接口检错比特,所述物理接口检错比特，以及检错器和校错器，被配置为在物理层内操作以纠正错误的数据比特。2.如权利要求1所述的物理接口，其特征在于，所述多个输入端口和输出端口包括被配置成接收来自所述第二IC的出站的未编码的数据比特的第二输入端口子集以及被配置成发送出站的已编码数据比特的第二输出端口子集，其中，所述一个或多个差错恢复模块中的第二差错恢复模块被耦合在至少一个第二输入端口子集和至少一个第二输出端口子集之间，所述第二差错恢复模块包括一PHY编码器，被配置成产生用于所述出站的已编码数据比特的检错码。3.如权利要求2所述的物理接口，其中所述PHY编码器是N比特/N+m比特编码器，并且所述第二IC是核心IC。4.如权利要求2所述的物理接口，其特征在于，所述第二IC是存储器IC，并且其中，所述第一输出端口子集被耦合到所述存储器IC，以将所述入站的已解码的地址比特进行通信，并且所述第二输入端口子集被耦合到所述存储器IC，以将所述出站的已解码的数据比特进行通信。5.如权利要求4所述的物理接口，其中所述第一IC是存储器控制器。6.如权利要求1所述的物理接口，其中所述第一衬底还包括输入-输出(“I/O”)环，所述物理接口形成于所述输入-输出I/O环中，其中，所述第一衬底部分和所述第二衬底部分是在同一衬底上。7.如权利要求6所述的物理接口，其中所述第一衬底部分和所述第二衬底部分是作为片上系统SOC的一部分而形成的。8.一种用于数据处理的装置，包括：第一衬底部分，所述第一衬底部分包括作为第一集成电路IC而形成的物理接口；以及包括第二IC的第二衬底部分，第一IC用于检测与第二IC交换的数据中的传输差错；其中，所述物理接口包括：多个输入端口和输出端口，包括被配置成接收入站的已编码数据比特的第一输入端口子集以及被配置成将入站的已解码的数据比特发送至所述第二IC的第一输出端口子集，其中所述入站的已编码数据比特包括嵌入的异步时钟，所述异步时钟要被用于提供用于已编码数据比特的计时；以及一个或多个差错恢复模块，耦合在所述多个输入端口和输出端口之间；其中，所述一个或多个差错恢复模块中的第一差错恢复模块被耦合在至少一个第一输入端口子集和至少一个第一输出端口子集之间，所述第一差错恢复模块包括：物理层PHY解码器，其被配置为对接收的入站的已编码数据比特的子集进行解码，所述子集包括比所有...

【专利技术属性】
技术研发人员：B·K·舒米特，L·L·布彻，
申请(专利权)人：晶像股份有限公司，
类型：发明
国别省市：