静电放电保护电路制造技术

本发明专利技术提供一种静电放电保护电路。该静电放电保护电路包括第一NMOS晶体管、第二NMOS晶体管、检测单元以及触发单元。其中，该第一NMOS晶体管，耦接于电源线；该第二NMOS晶体管的漏极耦接于该第一NMOS晶体管以及该第二NMOS晶体管的源极耦接于地；该检测单元，用于当静电放电事件发生于该电源线时提供检测信号；该触发单元，用于按顺序导通该第二NMOS晶体管和该第一NMOS晶体管以响应该检测信号，使得通过该第一NMOS晶体管和该第二NMOS晶体管形成从该电源线到地的放电路径。本发明专利技术提出的静电放电保护电路，可使集成电路的电子元件避免静电放电损害。

【技术实现步骤摘要】

本专利技术是有关于静电放电(electrostatic discharge, ESD)保护电路,特别是有关于一种用于低电压过程的静电放电保护电路。
技术介绍
静电放电现象将引起半导体元件的损害以及影响集成电路的正常功能。因此，在设计阶段，提高集成电路的静电放电保护以增加静电放电灵敏度是集成电路设计的必要目标。近来，由于低电压制造技术的快速发展，越来越多的集成电路操作于低操作电压，例如，标准逻辑电路的操作电压(即1.8￥等)。然而，对某些具有特定应用需求的产品，集成电路的某些引脚需操作于较高电压(即3V、3.3V等)。对于集成电路来说，当较高电压施加于低电压元件时，低电压元件可能会失灵。在此情况下，由于低电压静电放电保护电路不能保护操作于较高电压的引脚，低电压元件的功能将会出错。
技术实现思路
有鉴于此，本专利技术提出一种静电放电保护电路。依据本专利技术一实施 方式，提供一种静电放电保护电路。该静电放电保护电路包括第一 NMOS晶体管、第二 NMOS晶体管、检测单元以及触发单元。其中，该第一 NMOS晶体管，耦接于电源线；该第二 NMOS晶体管的漏极耦接于该第一 NMOS晶体管以及该第二 NMOS晶体管的源极耦接于地；该检测单元，用于当静电放电事件发生于该电源线时提供检测信号；该触发单元，用于按顺序导通该第二 NMOS晶体管和该第一 NMOS晶体管以响应该检测信号，使得通过该第一 NMOS晶体管和该第二 NMOS晶体管形成从该电源线到地的放电路径。依据本专利技术另一实施方式，提供一种静电放电保护电路。该静电放电保护电路包括第一二极管、第一 NMOS晶体管、第二 NMOS晶体管、检测单元以及触发单元。其中，该第一二极管，具有耦接于焊盘的阳极和耦接于电源线的阴极；该第一 NMOS晶体管耦接于该焊盘；该第二 NMOS晶体管，该第二 NMOS晶体管的漏极耦接于第一晶体管的源极以及该第二NMOS晶体管的源极耦接于地；该检测单元，耦接于该电源线和地之间，用于当静电放电事件在该焊盘处发生时提供检测信号；该触发单元，耦接于该电源线和地之间，用于按顺序导通该第二 NMOS晶体管和该第一 NMOS晶体管以响应该检测信号，使得形成从该焊盘到地的通过该第一 NMOS晶体管和第二 NMOS晶体管的第一放电路径。本专利技术所提出的静电放电保护电路，可使集成电路的电子元件避免静电放电损害。附图说明图1为根据本专利技术实施方式的静电放电保护电路的示意图。图2为根据本专利技术另一个实施方式的静电放电保护电路的示意图。图3为根据本专利技术另一个实施方式的静电放电保护电路的示意图。图4为根据本专利技术另一个实施方式的静电放电保护电路的示意图。图5为根据本专利技术另一个实施方式的静电放电保护电路的示意图。图6为根据本专利技术另一个实施方式的静电放电保护电路的示意图。具体实施例方式以下为执行本专利技术的最佳实施方式，其目的是解释本专利技术的基本原理，不应将其作为本专利技术的限制条件。本专利技术涵盖的范围应以权利要求所界定的范围为准。图1为根据本专利技术实施方式的静电放电保护电路100的示意图。其中静电放电保护电路100实现于集成电路(integrated circuit, IC)中。静电放电保护电路100包括NMOS晶体管NUNMOS晶体管N2、检测单元10以及触发单元20。检测单元10用于当静电放电事件发生于电源线VDD时提供检测信号DET。检测单元10包括电阻R1、电阻R2、电阻R3以及二极管D1。电阻Rl耦接于电源线VDD和NMOS晶体管NI的栅极之间；电阻R2耦接于地GND和NMOS晶体管NI的栅极之间。电阻R3耦接于电源线VDD和二极管Dl之间，其中二极管Dl的阴极耦接于电阻R3并且二极管Dl的阳极耦接于地GND。进一步地，二极管Dl可以是任意元件类型(P-N 二极管，MOS连接的二极管等)。触发单元20用于按顺序导通NMOS晶体管N2和NMOS晶体管NI以响应检测信号DET，使得通过NMOS晶体管NI和NMOS晶体管N2形成从电源线VDD到地的放电路径。触发单元20包括PMOS晶体管PU PMOS晶体管P2以及电阻R4，电 阻R4耦接于NMOS晶体管N2的栅极和地GND之间。PMOS晶体管Pl的源极耦接于电源线VDD以及PMOS晶体管Pl的漏极耦接于NMOS晶体管N2的栅极。PMOS晶体管P2的源极耦接于NMOS晶体管NI的栅极以及PMOS晶体管P2的漏极耦接于NMOS晶体管N2的栅极。PMOS晶体管Pl的栅极和PMOS晶体管P2的栅极耦接于二极管Dl的阴极以用于接收检测信号DET，以及PMOS晶体管Pl和PMOS晶体管P2的衬底(bulk)均耦接于电源线VDD。在此实施方式中，为求可靠性，NMOS晶体管NI和NMOS晶体管N2为堆叠(stacked)NMOS晶体管，其中NMOS晶体管NI的漏极耦接于电源线VDD以及NMOS晶体管NI的源极耦接于NMOS晶体管N2的漏极，并且NMOS晶体管N2的源极耦接于地GND。NMOS晶体管NI的栅极通过控制信号CTRLl控制，并且NMOS晶体管N2的栅极通过控制信号CTRL2控制，其中NMOS晶体管NI和NMOS晶体管N2的衬底耦接于地GND。在图1中，NMOS晶体管NI和NMOS晶体管N2以及PMOS晶体管Pl和PMOS晶体管P2为低压元件(例如，1.8V)，以及高固定电压(例如，3.3V)通过集成电路的电源焊盘施加于电源线VDD。在正常模式中(即不发生静电放电事件时)，控制信号CTRLl根据在电阻Rl和电阻R2之间的分压电压来确定，例如若R1=R2，则CTRLl=VDD/2。因此，NMOS晶体管NI被导通。此外，由于二极管Dl被截止，检测信号DET根据电源线的电压VDD来确定。因此，PMOS晶体管Pl和PMOS晶体管P2被截止，然后控制信号CTRL2通过电阻R4被下拉至地GND。因此，NMOS晶体管N2被截止。当静电放电事件在电源线VDD处发生时，检测单元10提供检测信号DET以响应静电放电事件来导通PMOS晶体管Pl和PMOS晶体管P2。接下来，如标号SI所示，静电放电事件能量的一部分从电源线VDD通过PMOS晶体管Pl以导通NMOS晶体管N2，然后通过PMOS晶体管P2以导通NMOS晶体管NI，即静电放电事件能量的一部分通过PMOS晶体管Pl以及PMOS晶体管P2导通NMOS晶体管NI。因此，在静电放电模式中通过NMOS晶体管NI和NMOS晶体管N2形成从电源线VDD至地GND的放电路径，以使得耦接于电源线VDD的集成电路的电子元件避免静电放电损害。此外，寄生双极型晶体管(parasiticbipolar transistor)BJT和寄生电阻(parasitic resistor)RP可以进一步提供额外的放电路径，以用于静电放电保护电路100。图2为根据本专利技术另一个实施方式的静电放电保护电路200的示意图。其中静电放电保护电路200实现于集成电路(integrated circuit, IC)中。静电放电保护电路200包括NMOS晶体管N1、NMOS晶体管N2、检测单元30以及触发单元40。检测单元30包括电阻R1、电阻R2、电阻R3、电阻R5以及电容C，其中电容C通过匪OS晶体管形成。电阻Rl耦接于电源线VDD和NMOS晶体管NI的本文档来自技高网...

【技术保护点】
一种静电放电保护电路，其特征在于，包括：第一NMOS晶体管，耦接于电源线；第二NMOS晶体管，该第二NMOS晶体管的漏极耦接于该第一NMOS晶体管以及该第二NMOS晶体管的源极耦接于地；检测单元，用于当静电放电事件发生于该电源线时提供检测信号；以及触发单元，用于按顺序导通该第二NMOS晶体管和该第一NMOS晶体管以响应该检测信号，使得通过该第一NMOS晶体管和该第二NMOS晶体管形成从该电源线到地的放电路径。

【技术特征摘要】
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【专利技术属性】
技术研发人员：庄健晖，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：