含硅掺杂氧化锆的电容介电层及其电容结构制造技术

本发明专利技术公开了一种电容结构，其包含一储存电极、一电容介电层，以及一上电极，位于所述电容介电层上。电容介电层包含一硅掺杂二氧化锆层，或者一ZrSiOx结晶层，其中Si/(Zr+Si)原子含量介于4-9%。电容介电层另包含一TiO2/TiON中介层，介于储存电极与电容介电层之间。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，特别是涉及一种高介电常数、低漏电的电容介电层，其含有硅掺杂氧化锆，此外，本专利技术也揭示了使用所述电容介电层的电容结构。
技术介绍
动态随机存取存储器(DRAM)等半导体器件的密度越来越高，使得存储单元的尺寸大幅减少，且操作电压也越来越低。过去，增加存储单元电容值的一种作法是增加电容介电层的介电常数。为了在越来越小的存储单元的单位面积中存入足够的电荷，目前已有采用高介电常数的金属氧化物作为电容介电层，例如，二氧化铪(HfO2)及二氧化锆(ZrO2)。然而，相较于二氧化硅及氧化铝，二氧化铪虽具高介电常数，却有高漏电的缺点。为了解决漏电问题，电容介电层的厚度就必须增加，如此一来，反而会牺牲部分的电容值。相较于二氧化铪，单纯的二氧化锆系或二氧化锆-氧化铝系(ZrO2-Al2O3)具有较低的漏电流。但是，在二氧化锆-氧化铝系或二氧化锆-氧化铝-二氧化锆堆叠结构中的氧化铝可能破坏二氧化锆结晶的晶界。氧化铝或氧化铝锆(ZrAlOx)也可能维持在非晶相状态。另一方面，氧化铝层的存在却导致有效介电常数(堆叠介电层的总电容值)明显下降，因而限制其电荷储存量。降低二氧化锆的厚度以求获得较高的电容值并不实际，这是因为将较薄的二氧化锆层结晶化必须进行额外的热工艺，故在漏电特性上会有退化。此外，在DRAM
中，往往会发现到单纯的二氧化锆系与氮化钛的双面电容体(double-sided container)结构会有“搭扣(buckle off) ”现象发生,导致介电层损坏及漏电异常(leakage flier)行为。由此可知，目前业界仍需要一种改良的电容介电层以解决上述背景技艺的不足与缺点。
技术实现思路
本专利技术的主要目的在提供一种改良的高介电常数、低漏电的电容介电层及使用所述电容介电层的电容结构，以解决背景技艺的不足与缺点。为了达到上述目的，本专利技术一方面提供了一种电容介电层，包含一硅掺杂二氧化锆层，其Si/(Zr+Si)原子含量介于4-9%。其中所述硅掺杂二氧化锆层不含氧化铝。本专利技术一方面提供了一种电容介电层，包含氧化硅锆(ZrSiOx)结晶，其Si/(Zr+Si)原子含量介于4-9%。其中所述氧化硅锆结晶的计量化学式为Zr(0.96-0.91)Si (0.04-0.09) O20本专利技术又一方面提供一种电容结构，包含:一储存电极；一电容介电层，包含一娃掺杂二氧化错层，其Si/(Zr+Si)原子含量介于4-9%,位于所述储存电极上；以及一上电极，位于所述电容介电层上。其中另包含一界面氧化钛层，介于所述储存电极及所述电容介电层之间。为让本专利技术的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附图式，作详细说明如下。然而如下 的优选实施方式与图式仅供参考与说明用，并非用来对本专利技术加以限制。附图说明图1为依据本专利技术优选实施例所绘示的部分DRAM电容结构横断面示意图，其中包含本专利技术高介电常数、低漏电的电容介电材。其中，附图标记说明如下:1 电容结构12 电容介电层10 储存电极14 上电极11 界面氧化钛层 100 基层具体实施例方式下文中将参照附图来说明本专利技术细节，该些附图中的内容也构成本专利技术说明书细节描述的一部份，并且以可实行所述实施例的特例描述方式来绘示。下文实施例已描述足够的细节，使所属领域的一般技术人员得以具以实施。当然，也可实行其它的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。对于晶体管与集成电路的制造而言，如在一平面结构工艺的场合中，“主表面”一词是指那些内部或近处具有多个晶体管的半导体层的表面。如文中所使用的，“垂直”一词意指与所述主表面大体上呈直角。一般而言，所述主表面是沿着所制作出的场效晶体管上的单晶硅层的一〈100〉平面延伸。本专利技术是关于一种高介电常数、低漏电的介电材，包含硅掺杂氧化锆(silicon-doped zirconium oxide),特别适合应用于作为电容介电层。本专利技术高介电常数介电材可帮助DRAM工艺能持续的微缩，并能在越来越小的存储单元的单位面积中提供足够的储存电荷，达到高密度芯片及单片晶圆产出更多芯片的功效。熟习此项工艺的技术人员应理解，实施例及图式所揭露者仅为例示，而且本专利技术高介电常数介电材并不只限于应用在DRAM领域。图1为依据本专利技术优选实施例所绘示的部分电容结构横断面示意图，其中包含本专利技术高介电常数、低漏电的电容介电材。如图1所示，电容结构I可以制作于一基层100，例如半导体基材或层间介电层上，但不限于此。根据此实施例，电容结构I包含一储存电极10、一电容介电层12,堆叠于储存电极10上、一上电极14,堆叠于电容介电层12上。根据本专利技术的优选实施例，储存电极10及上电极14包含氮化钛。然而，此项工艺的技术人员应理解储存电极10及上电极14也可包含其它导电材料。举例来说，储存电极10可选自以下材料:掺杂多晶硅、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、钼(Pt)以及钌/氧化钌OWRuO2)。上电极14可选自以下材料:掺杂多晶硅、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、钼(Pt)以及钌/氧化钌(Ru/Ru02)。根据本专利技术的优选实施例，电容介电层12包含娃掺杂氧化错(silicon-dopedzirconium oxide),但不包含氧化招。根据本专利技术的优选实施例，电容介电层12为单层的硅掺杂氧化锆，其厚度介于60至100埃(A)上述硅掺杂氧化锆其代表化学式可以ZrSiOx表示。然而，此项工艺的技术人员应理解上述ZrSiOx代表化学式未含其化学计量。根据本专利技术的优选实施例，相对于电容介电层12中的娃、错总量,娃掺杂量控制在Si/(Zr+Si)原子含量4-9%(by atomic ratio)之间，因此，电容介电层12约略的计量化学式可以为Zr (0.96-0.91) Si (0.04-0.09) O20根据本专利技术的优选实施例，掺杂的硅在结晶态的电容介电层12中可以二氧化硅(SiO2)形式存在。根据本专利技术的优选实施例，电容介电层12可以是沉积态氧化娃错(as-deposited ZrSiOx),且可利用已知的方法形成,例如原子层沉积(atomic layer deposition, ALD)法、金属-金属-氧化剂(metal/metal/oxidizer, ΜΜ0)法、脉冲激光沈积(pulsed laser ablation and deposition, PLAD)法、及金属有机化学气相沉积(metal organic chemical vapor deposition, MOCVD)法，但不限于此。申请人:发现只需导入原子含量4-9%之间的少量二氧化硅成分即可维持电容介电层12的低漏电特性。这些在二氧化锆中的少量氧化硅(SiOx)成分于低程度热处理中不会妨碍到电容介电层的结晶化，也因此可以避免较具侵略性的高温退火工艺。前述掺入的硅含量范围的控本文档来自技高网...

【技术保护点】
一种电容介电层，其特征在于，包含一硅掺杂二氧化锆层，其Si/(Zr+Si)原子含量介于4?9%。

【技术特征摘要】
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【专利技术属性】
技术研发人员：诺埃尔·落克连，维许瓦耐·巴赫特，克里斯·卡尔森，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：