一种高速低功耗的CMOS全加器及其运算方法技术

本发明专利技术公开了一种高速低功耗的CMOS全加器及其运算方法，所述全加器包括：异或和同或产生电路、进位输出电路和求本位和电路；异或和同或产生电路用于产生中间信号：异或信号P和同或信号异或和同或产生电路和进位输出电路共同产生进位输出信号；异或和同或产生电路、进位输出电路和求本位和电路共同产生CMOS全加器的本位和输出信号。本发明专利技术在保证传统CMOS全加器良好的驱动能力和健壮性的同时，减少全加器的中间节点和电容，减小输入信号的负载，减少使用晶体管的数量，在提高速度的同时，也降低功耗。当全加器单元构成Ｎ位纹波进位加法器链的时候，这种高速和低功耗的优势将更加明显。

【技术实现步骤摘要】

本专利技术涉及数字集成电路设计
，尤其涉及一种高速低功耗的CMOS全加器及其运算方法。
技术介绍
在大规模集成电路的发展历程中，数据运算一直扮演着重要的角色。而加法运算是常见的数据运算(求和、减法、乘法、除法和幂指数运算等)系统中最基础、最核心的部分。在一些基本的数字系统包括数字信号处理(DSP)、中央处理器(CPU)、算术逻辑单元(ALU)以及数模转换器(ADC)中，加法器更是必不可少的组成部分。正是由于加法运算如此广泛的应用，对于高性能加法器的设计一直都是众多学者研究的热点。随着便携式设备的增多，集成电路对于体积和功耗的要求也更加严格，所以许多功耗低、体积小的全加器电路被设计出来。但是除了功耗和体积之外，对于全加器性能的评价另一个重要的方面就是电路工作的速度。因为全加器的速度直接决定了整个数字系统的运算速度和时钟频率，所以提高全加器单元的速度也至关重要。构成全加器的逻辑形式有很多，可以是传输门结构或者动态电路结构或者CMOS逻辑形式等等。基于不同逻辑形式的电路具有不同的特点和优势，其中CMOS逻辑电路最大的优势在于它的健壮性。CMOS逻辑电路不仅有很强的驱动能力，同时还具本文档来自技高网...

【技术保护点】
一种高速低功耗的CMOS全加器，其特征在于，所述CMOS全加器包括：异或和同或产生电路（1）、进位输出电路（2）和求本位和电路（3）；所述异或和同或产生电路（1）用于产生中间信号，包括：PMOS管Mp1，Mp2，Mp3和NMOS管Mn1，Mn2，Mn3共6个晶体管，所述中间信号包括异或信号P和同或信号所述异或和同或产生电路（1）和所述进位输出电路（2）共同产生进位输出信号，其中所述进位输出电路（2）包括：第一PMOS通路和第一NMOS通路串联，再连接第一反相器产生进位输出信号；所述异或和同或产生电路（1）、所述进位输出电路（2）和所述求本位和电路（3）共同产生所述CMOS全加器的本位和输出信号...

【技术特征摘要】
1.一种高速低功耗的CMOS全加器，其特征在于，所述CMOS全加器包括:异或和同或产生电路(I)、进位输出电路(2)和求本位和电路(3)； 所述异或和同或产生电路(I)用于产生中间信号，包括:PM0S管Mpl，Mp2, Mp3和NMOS管Mnl, Mn2, Mn3共6个晶体管,所述中间信号包括异或信号P和同或信^/人'; 所述异或和同或产生电路(I)和所述进位输出电路(2)共同产生进位输出信号，其中所述进位输出电路(2)包括:第一 PMOS通路和第一 NMOS通路串联，再连接第一反相器产生进位输出信号； 所述异或和同或产生电路(I)、所述进位输出电路(2)和所述求本位和电路(3)共同产生所述CMOS全加器的本位和输出信号，其中所述求本位和电路(3)包括:第二 PMOS通路和第二 NMOS通路串联，再连接第二反相器产生本位和输出信号。2.如权利要求1所述的CMOS全加器，其特征在于，所述进位输出电路(2)中的第一PMOS通路是由PMOS晶体管Mp4和PMOS晶体管Mp5串联，Ml模块和PMOS晶体管Mp7串联，两支PMOS的输出再进行并联得到，其中所述Ml模块包括所述同或信号P控制的PMOS晶体管 Mp6。3.如权利要求1所述的CMOS全加器，其特征在于，所述进位输出电路(2)中的第一NMOS通路是由NMOS晶体管Mn4和NMOS晶体管Mn5串联，NMOS晶体管Mn6和M2模块串联，两支NM...

【专利技术属性】
技术研发人员：贾嵩，吕世公，刘黎，王源，张钢刚，
申请(专利权)人：北京大学，
类型：发明
国别省市：