一种高速低功耗的CMOS全加器及其运算方法技术

本发明专利技术公开了一种高速低功耗的CMOS全加器及其运算方法，所述全加器包括：异或和同或产生电路、进位输出电路和求本位和电路；异或和同或产生电路用于产生中间信号：异或信号P和同或信号异或和同或产生电路和进位输出电路共同产生进位输出信号；异或和同或产生电路、进位输出电路和求本位和电路共同产生CMOS全加器的本位和输出信号。本发明专利技术在保证传统CMOS全加器良好的驱动能力和健壮性的同时，减少全加器的中间节点和电容，减小输入信号的负载，减少使用晶体管的数量，在提高速度的同时，也降低功耗。当全加器单元构成Ｎ位纹波进位加法器链的时候，这种高速和低功耗的优势将更加明显。

【技术实现步骤摘要】

本专利技术涉及数字集成电路设计
，尤其涉及一种高速低功耗的CMOS全加器及其运算方法。
技术介绍
在大规模集成电路的发展历程中，数据运算一直扮演着重要的角色。而加法运算是常见的数据运算(求和、减法、乘法、除法和幂指数运算等)系统中最基础、最核心的部分。在一些基本的数字系统包括数字信号处理(DSP)、中央处理器(CPU)、算术逻辑单元(ALU)以及数模转换器(ADC)中，加法器更是必不可少的组成部分。正是由于加法运算如此广泛的应用，对于高性能加法器的设计一直都是众多学者研究的热点。随着便携式设备的增多，集成电路对于体积和功耗的要求也更加严格，所以许多功耗低、体积小的全加器电路被设计出来。但是除了功耗和体积之外，对于全加器性能的评价另一个重要的方面就是电路工作的速度。因为全加器的速度直接决定了整个数字系统的运算速度和时钟频率，所以提高全加器单元的速度也至关重要。构成全加器的逻辑形式有很多，可以是传输门结构或者动态电路结构或者CMOS逻辑形式等等。基于不同逻辑形式的电路具有不同的特点和优势，其中CMOS逻辑电路最大的优势在于它的健壮性。CMOS逻辑电路不仅有很强的驱动能力，同时还具有泄露电流小，输出电压全摆幅和抗干扰能力强等优点。而随着集成电路在工业、生活、研究中的广泛应用，现实需求对集成电路的速度和功耗提出了更高的要求。所以合理的设计出一个高速低功耗的全加器单元电路就具有重要的意义。对于传统CMOS加法器，I位的全加器单元有3个输入信号(A、B、Cin)和两个输出信号(S和Co)。输出信号中S是本位和,Co是进位输出信号。两个输出信号可以分别表不为: Co=AB+ACin+BCin=AB+(A+B)Cin (I)S=A@B Cin=(AfB+Cin)Z^+ABCin(2)根据(I)和⑵构建出的28个晶体管CMOS逻辑的全加器电路结构如图1所示。图1中的全加器设计是现实应用中很广泛的一个经典设计。上述传统CMOS全加器有很好的健壮性和驱动能力，但是存在一些影响速度和功耗的问题。第一，由于晶体管的并联，存在节点电容较大的问题，如图1中的节点N1、N2、N3、N4。第二，由于晶体管的串联，存在较长的充放电通路的问题。如图1中的充电路径Mp I O-Mp 11 -Mp 12，和放电路径 Mn I O-Mn 11 -Mn 12。第三，由于输入的信号所需要驱动的晶体管数目较多，存在输入负载过大的问题，如I图中A和B分别需要驱动8个晶体管，Cin需要驱动6个晶体管。上述三种问题，使得全加器电路在速度和功耗上存在很大的局限。
技术实现思路
(一)要解决的技术问题针对上述缺陷，本专利技术要解决的技术问题是如何设计出更高性能的全加器单元电路，在保证传统CMOS良好的驱动能力和健壮性的同时，减少内部冗余节点和节点电容，减小输入信号的负载，减少晶体管的数目，从而提高加法器的速度(尤其是进位链的速度)以及降低电路的功耗。(二)技术方案为解决上述问题，本专利技术提供了一种高速低功耗的CMOS全加器，所述CMOS全加器包括:所述CMOS全加器包括:异或和同或产生电路(I)、进位输出电路(2)和求本位和电路(3)；所述异或和同或产生电路(I)用于产生中间信号，包括:PM0S管Mpl，Mp2，Mp3和NMOS管Mnl，Mn2，Mn3共6个晶体管，所述中间信号包括异或信号P和同或信号P ;；所述异或和同或产生电路(I)和所述进位输出电路(2)共同产生进位输出信号，其中所述进位输出电路(2)包括:第一 PMOS通路和第一 NMOS通路串联，再连接第一反相器产生进位输出信号；所述异或和同或产生电路(I)、所述进位输出电路(2 )和所述求本位和电路(3 )共同产生所述CMOS全加器的本位和输出信号，其中所述求本位和电路(3)包括:第二 PMOS通路和第二 NMOS通路串 联，再连接第二反相器产生本位和输出信号。 进一步地，所述进位输出电路(2 )中的第一 PMOS通路是由PMOS晶体管Mp4和PMOS晶体管Mp5串联，Ml模块和PMOS晶体管Mp7串联，两支PMOS的输出再进行并联得到，其中所述Ml模块包括所述同或信号P控制的PMOS晶体管Mp6。进一步地，所述进位输出电路(2 )中的第一 NMOS通路是由NMOS晶体管Mn4和NMOS晶体管Mn5串联，NMOS晶体管Mn6和M2模块串联，两支NMOS的输出再并联得到，其中所述M2模块包括所述异或信号P控制的NMOS晶体管Mn7。进一步地，所述求本位和电路(3)中的第二 PMOS通路是由M3模块和PMOS晶体管Mp9串联，M5模块和PMOS晶体管Mpll串联，两支PMOS输出再并联得到，其中所述M3模块包括所述同或信号声控制的PMOS晶体管Mp8，所述M5模块包括所述异或信号P控制的PMOS晶体管MplO。进一步地，所述求本位和电路(3 )中的第二 NMOS通路是由NMOS晶体管Mn8和M4模块串联，NMOS晶体管MnlO和M6模块串联，两支NMOS输出再并联得到，其中所述M4模块包括所述异或信号P控制的NMOS晶体管Mn9，所述M6模块包括所述同或信号声控制的NMOS晶体管MnlI。为解决上述技术问题，本专利技术还提供了一种高速低功耗的CMOS全加器的运算方法，所述方法包括:S1、输入信号A和信号B，所述异或和同或产生电路(I)产生所述信号A和所述信号B的异或信号P和同或信号7S2、所述进位输出电路(2)计算得到进位输出信号；S3、所述求本位和电路(3)计算得到所述本位和输出信号。进一步地，所述步骤S2中计算进位输出信号时和所述步骤S3中计算所述本位和输出信号，还包括之前的计算结果经过反相器的进行取反。(三)有益效果本专利技术提供了一种高速低功耗的CMOS全加器及其运算方法，将传统CMOS全加器进行改进和优化，具有以下优点:第一、通过将并联两个或者三个晶体管等效为一个晶体管，减少了晶体管的数目和节点电容，提高了运行速度，降低了功耗。第二、通过将串联的两个晶体管等效为一个晶体管，减少了晶体管的数目，缩短了充放电路径，提高了运行速度，降低了功耗。第三、通过优化和等效，将输入信号A、B驱动的晶体管数目减少(各从8个减小到6个)，将输入信号Cin驱动的晶体管数目减少(从6个减少到4个)，提高了速度，降低了功耗。综上，本专利技术具有较少的晶体管数目，较小的节点电容，较小的输入负载，从而较明显的提高了速度，降低了功耗，尤其在构成N位加法器时可以较大的提高工作速度和降低功耗。附图说明图1为现有的 传统CMOS全加器单元示意图，分为两部分，(a)为进位输出信号，(b)为求本位和电路输出。图2是本专利技术实施例一中的异或和同或产生电路；图3是本专利技术实施例一中的一种高速低功耗的CMOS全加器单元示意图；图4是本专利技术实施例二中的一种高速低功耗的CMOS全加器运算方法的流程图；图5是采用本专利技术提供的全加器和运算方法得到的仿真验证原理图。具体实施例方式下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。实施例一本专利技术实施例一中提供了一种高速低功耗的CMOS全加器，所述CMOS全加器具体包括:异或和同或产生电路1、进位输出电路2和求本位和电路3。其中异或和同或产生电路I如本文档来自技高网...

【技术保护点】
一种高速低功耗的CMOS全加器，其特征在于，所述CMOS全加器包括：异或和同或产生电路（1）、进位输出电路（2）和求本位和电路（3）；所述异或和同或产生电路（1）用于产生中间信号，包括：PMOS管Mp1，Mp2，Mp3和NMOS管Mn1，Mn2，Mn3共6个晶体管，所述中间信号包括异或信号P和同或信号所述异或和同或产生电路（1）和所述进位输出电路（2）共同产生进位输出信号，其中所述进位输出电路（2）包括：第一PMOS通路和第一NMOS通路串联，再连接第一反相器产生进位输出信号；所述异或和同或产生电路（1）、所述进位输出电路（2）和所述求本位和电路（3）共同产生所述CMOS全加器的本位和输出信号，其中所述求本位和电路（3）包括：第二PMOS通路和第二NMOS通路串联，再连接第二反相器产生本位和输出信号。FDA00003126575900011.jpg

【技术特征摘要】
1.一种高速低功耗的CMOS全加器，其特征在于，所述CMOS全加器包括:异或和同或产生电路(I)、进位输出电路(2)和求本位和电路(3)； 所述异或和同或产生电路(I)用于产生中间信号，包括:PM0S管Mpl，Mp2, Mp3和NMOS管Mnl, Mn2, Mn3共6个晶体管,所述中间信号包括异或信号P和同或信^/人'; 所述异或和同或产生电路(I)和所述进位输出电路(2)共同产生进位输出信号，其中所述进位输出电路(2)包括:第一 PMOS通路和第一 NMOS通路串联，再连接第一反相器产生进位输出信号； 所述异或和同或产生电路(I)、所述进位输出电路(2)和所述求本位和电路(3)共同产生所述CMOS全加器的本位和输出信号，其中所述求本位和电路(3)包括:第二 PMOS通路和第二 NMOS通路串联，再连接第二反相器产生本位和输出信号。2.如权利要求1所述的CMOS全加器，其特征在于，所述进位输出电路(2)中的第一PMOS通路是由PMOS晶体管Mp4和PMOS晶体管Mp5串联，Ml模块和PMOS晶体管Mp7串联，两支PMOS的输出再进行并联得到，其中所述Ml模块包括所述同或信号P控制的PMOS晶体管 Mp6。3.如权利要求1所述的CMOS全加器，其特征在于，所述进位输出电路(2)中的第一NMOS通路是由NMOS晶体管Mn4和NMOS晶体管Mn5串联，NMOS晶体管Mn6和M2模块串联，两支NM...

【专利技术属性】
技术研发人员：贾嵩，吕世公，刘黎，王源，张钢刚，
申请(专利权)人：北京大学，
类型：发明
国别省市：