本发明专利技术涉及用于形成数字接口（102，121，122，123）的电路装置（5），该电路装置包括在连接微处理器系统时交换数据的数字数据总线（123），其中所述数据交换可双向有效。在数据传输时，所述电路装置作为总线主设备产生总线时钟速率，并且在数据接收时根据所接收的时钟信号作为总线从设备操作。该电路装置包括至少一个用于发送数据的FIFO存储器（101），和/或至少一个用于接收数据的FIFO存储器（104）。
Method and circuit arrangement for transmitting data between processor modules
The invention relates to a method for forming digital interface (102121122123) of the circuit device (5), the circuit device includes the exchange of digital data bus in the system is connected to a microprocessor (123), wherein the data exchange can be effective two-way. When the data is transmitted, the circuit device is used as a bus master device to generate the bus clock rate. The circuit device includes at least one FIFO memory (101) for transmitting data, and / or at least one FIFO memory () for receiving data.
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于在处理器芯片之间的数据传输的方法和电路装置。
技术介绍
对于各种各样的汽车功能，机动车辆使电子控制单元(ECU)得以广泛应用。在本文中，存在安全关键应用(例如制动)和非安全关键应用(例如诸如空调，座椅加热等的舒适功能)的控制单元(ECU)。出于安全原因，具有被不同地分类的安全要求(ASIL级别)的控制单元通常由分离的，单独的电子控制单元实现，所述电子控制单元本质上能够经由已知的数字车辆数据总线连接彼此通信。用于ECU通讯的已知车辆数据总线系统的例子是CAN和 F丨 ex Ra V 。
技术实现思路
本专利技术的目的特别是借助需要安装在车辆中的较少控制单元，减小机动车辆中的硬件参与。本专利技术通过独立的机动车辆控制单元权利要求中定义的控制单元来实现该目的。文件US5251304和US5812881公开了将本质上已知的多个并行复杂总线接口用于在集成微电子芯片(例如处理器芯片)之间的数据传输的实践。通常，提供这些总线接口用于地址，控制信号和数据的传输。这导致这些固有已知的复杂总线系统(完整的并行总线接口)对于在集成电子芯片之间的数据交换是相对昂贵的解决方案。本专利技术涉及提供电子芯片接口的思想，所述接口比固有已知的接口更便宜并同样可以被更灵活地使用，并且特别地甚至是扩展和改进的。根据一个实施例，提供包括灵活的，可重新配置的，并且相对简易设计和可靠的并行双向数字接口的电路装置。该接口允许在微控制器之间与到外围单元连接的总线系统相独立的通信。根据一个实施例，根据本专利技术的接口扩展在W02004/049159中描述的电子数据处理(EDP)接口的概念。该接口的专用功能是，用于保留经由总线传输的数据的缓存是FIFO(先进-先出)存储器。由此获得的效果特别是能够在双核(特别是多核)微处理器系统之间通信。由此获得的优点特别是可能更容易并更便宜地将外部控制器功能并入电子控制单元中。通过举例的方式，两个具有不同安全级别的控制软件的微控制器可被合并入控制单元中，所述两个微控制器没有具有用于形成在此所述的数字并行接口的电路装置，所述两个微控制器经由所述数字并行接口直接彼此连接。该架构允许具有不同的安全级别应用的合并，而例如具有低安全级别的应用不会影响具有高安全级别的应用。特别是，具有较低安全级别的微控制器不直接访问具有高安全级别的微控制器的总线系统。现在同样能够使用这点来实现复杂的OEM软件，其中与在用于安全关键应用的软件功能结合的控制单元中，由于存储器限制(和其他限制)，所述复杂的OEM软件对于安全关键应用在常规多核微处理器中是不可实施的。然而，在这种情况下，在微控制器级别上仍然存在具有不同安全级别的软件分离，因此不使用高安全标准检测的OEM软件，例如一种制动软件，不会在错误的情况下干扰用于制动的软件。 根据一个实施例，本专利技术涉及用于形成数字接口的电路装置。根据本专利技术的接口随之也可称为IPL(“处理器间链接(Inter Processor Link)”)接口。当连接微处理器系统时，这包括交换数据的数字数据总线，其中该数据交换可双向(发送和接收，或读取和写入)发生，并且当发送数据时，所述电路装置作为总线主设备产生总线时钟，并且当接收数据时基于接收到的时钟信号作为总线从设备运行，所述电路装置包括至少一个用于发送数据的FIFO存储器，和/或至少一个用于接收数据的FIFO存储器。根据一个实施例，在发送模式和接收模式之间可重新配置接口，其中基于在彼此通信的IPL的接口之间相互交换的控制信号而自动发生重新配置。因此，每个IPL接口可以具有至少一个二极控制信号端口，其中一极用作输入，而另一极用作输出，其中两极以交叉的方式连接到相对的接口。所述电路装置优选地包含对于并行总线接口可配置的传输参数。根据本专利技术，这些并行的完整总线接口也意味着被简化使得确保高数据吞吐量以及同时配置的更多灵活性。取决于在芯片上的可用引脚，优选地可自定义总线的可用宽度。例如，4，8或16位的数据长度。优选地可将传输速度与通信芯片的内部时钟频率相匹配。优选地可自由选择移位操作的时钟信号的极性。此外，优选地可根据如例如当接收器能够模拟计时时所需，屏蔽掉这个时钟信号。配置优选地允许使用CRC (循环冗余校验)校验和保护所传输的数据。将DMA模块理解为意为用于“直接存储器访问”的控制器，也就是说，在没有微处理器的协助下允许直接存储器存取的电路模块。在一个规定的配置中，芯片可以优选地通过控制信号为芯片启动DMA请求，从而其它芯片提供数据并允许从所述第一芯片读取数据。 根据本专利技术的微处理器系统优选是微控制器。根据一个实施例，提供了用于在微处理器系统或微控制器之间的双向数据交换的电路装置。所述电路装置包括具有并行双向数据端口的并行双向数字接口，用于数据流量控制的至少二极控制信号端口和至少一个双向时钟信号端口。建立所述电路装置以将施加到控制信号端口的信号作为用于在发送模式和接收模式之间转换的基础，其中在输出模式中所述电路装置作为总线主设备产生总线时钟并将其输出到时钟信号端口上，并且在接收数据时作为总线从设备基于从时钟信号端口接收的时钟信号来运行。根据一个实施例，所述并行双向数字接口没有地址线端口。根据一个实施例，所述电路装置还具有总线接口，所述总线接口例如可以包括数据端口和地址端口。所述总线接口可被用于将所述电路装置连接到微处理器。因此，所述电路装置提供了到微处理器的总线系统的连接。根据一个实施例，所述电路装置包括用于发送数据的FIFO存储器和用于接收数据的FIFO存储器。所述FIFO存储器用于缓冲存储数据。根据一个实施例，所述电路装置包括冲突避免机制，其被设置为仅在用于来自相对侧的控制信号的控制信号端口上的检查后启动数据传输。所述冲突避免机制用于避免冲突，所述冲突可在彼此通信的两个接口同时准备发送时产生。特别是，根据一个实施例，这可通过对每个接口提供基于冲突的识别，在作出新的发送尝试之前等待为该接口事先规定的等待时间来完成。这使得可以确保在不同时间重复新的发送尝试并因此仅有两个接口中的一个活跃为总线主设备。根据一个实施例，可以将所述电路装置变换到至少一个从设备发送模式，在所述模式下，基于从时钟信号端口接收的时钟信号的，所述电路装置作为总线从设备运行，并且基于来自相对接口的请求发送数据。从设备发送模式是用于没有专用从设备模式的接口的兼容模式。根据一个实施例，提供了微处理器系统(微控制器)。微处理器系统包括至少一个具有总线系统的微处理器，具有IPL接口和总线接口的电路装置，所述总线接口连接到微处理器的总线系统，存储器和访问存储器的DMA模块，其中所述DMA模块可由所述电路装置独立于微处理器进行驱动。可将所述存储器和DMA模块连接至微处理器的总线系统。因此，所述电路装置提供了用于独立于微处理器的总线系统的另外的微处理器的连接的并行双向接口。在各种情况下，不需要直接访问其它处理器的相应总线系统，所述微处理器就可以经由所述并行双向接口彼此连接。当耦合微处理器具有不同的安全级别时，这是特别有利的。附图说明进一步优选的实施方案在从属权利要求和参照附图的示例性实施例的如下描述中体现，其中:图1a示出基于现有技术的并行总线接口的示意性描述，图1b示出根据本专利技术的已简化的总线接口实例的示意性本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：B·魏格纳，L·D·卡布莱帕，R·哈特曼，C·比特施，
申请(专利权)人：大陆特韦斯贸易合伙股份公司及两合公司，
类型：
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。