数据驱动器、显示面板驱动装置和显示装置制造方法及图纸

本公开涉及数据驱动器、显示面板驱动装置和显示装置。为了通过降低电流峰值和电流上升斜率来降低电流噪声，数据驱动器包括延迟单元和多个输出电路。延迟单元依次延迟控制信号并且输出延迟控制信号。输出电路响应于延迟控制信号而开始输出。延迟单元生成待输出到输出电路的延迟控制信号。

【技术实现步骤摘要】
数据驱动器、显示面板驱动装置和显示装置相关申请的交叉引用在2011年12月6日提交的日本专利申请No.2011-266865的公开内容，包括说明书、附图和摘要通过引用的方式全文并入本申请。
本专利技术涉及数据驱动器、显示面板驱动装置和显示装置。
技术介绍
已知一种有源矩阵类型的液晶显示（LCD）面板。该液晶显示面板包括沿着行方向并行排布的扫描（栅极）线、沿着列方向并行排布的数据线、布置于扫描线和数据线的交点处的像素，以及设置于每个像素内的有源元件（例如，薄膜晶体管（TFT））。当有源元件是TFT时，扫描线与栅电极耦接。然后，数据线与漏电极耦接。作为等效电容性负载的液晶电容的一端与源电极耦接。液晶电容的另一端与共用电极线耦接。栅极驱动器（扫描线驱动电路）与扫描线耦接，而数据驱动器（数据线驱动电路）与数据线耦接。在液晶显示面板中，扫描线由栅极驱动器按照从顶部到底部的顺序扫描，以便通过设置于每个像素内的有源元件将电压从数据驱动器施加于液晶电容。数据驱动器包括用于给多个数据线施加电压的输出放大器。输出放大器包括多个放大器电路。在液晶显示面板中，液晶分子的取向随着由放大器电路的输出施加于液晶电容的电压而变化。因而，透光度因此而变化。近年来，液晶显示面板的性能已经得到了提高，并且需要低功耗、低噪声和高速的数据驱动器来降低电路电源的电压。但是，电路电源的低电压能够容易由于电噪声而引起操作失效。因而，有必要通过考虑噪声问题的重要性而建立电路设计。特别地，数据驱动器具有：低电压部件，包括逻辑单元和接口单元；以及高电压部件，包括用于驱动液晶显示面板的数据线的放大器电路。因而，有必要使数据驱动器降低在放大器电路的操作中产生的强噪声，以便防止低电压部件中的不正确操作。作为相关领域的实例，日本未经审核的专利公开No.2010-176083（对应于美国专利公开No.2010/0194731（A1））公开了（数据）驱动器和显示装置。图1是在日本未经审核的专利公开No.2010-176083中公开的数据驱动器的框图。数据驱动器包括放大器电路驱动单元138和多个放大器电路136-1到136-N。放大器电路驱动单元138将控制信号CTR1和CTR2输出到放大器电路136-1到136-N。放大器电路136-1到136-N每个都响应于控制信号CTR1和CTR2将输出分级电压输出到显示单元（液晶显示面板）的数据线。放大器电路驱动单元138包括控制电路140及延迟单元141、142和143。控制电路140将控制信号CTR1输出到延迟单元141。控制电路140还将控制信号CTR2输出到延迟单元143，该控制信号CTR2是由延迟单元142延迟后的控制信号CTR1。延迟单元141依次延迟控制信号CTR1，并且将它输出到作为放大器电路的一半的第一组放大器电路136-1到136-（N/2）。延迟单元143依次延迟控制信号CTR2，并且将它输出到作为放大器电路的另一半的第二组放大器电路136-（（N/2）+1）到136-N）。图2是示出从放大器电路驱动单元88输入放大器电路136-1到136-N的控制信号的波形的时序图。控制电路140将控制信号CTR1输出为控制信号。延迟单元141将控制信号CTR1按均匀延迟的顺序输出到第一组放大器电路136-1到136-（N/2）。延迟单元143将作为由延迟单元142延迟了任意量控制信号CTR1的控制信号CTR2按均匀延迟的顺序输出到第二组放大器电路136-（（N/2）+1）到136-N。
技术实现思路
本专利技术的专利技术人已经得出了有关日本未经审核的专利公开No.2010-176083所公开的技术的下列事实。图3是示出典型的数据驱动器101的实例的示意图。该芯片布局图像（在日本未经审核的专利公开No.2010-176083中未描述）是由本专利技术的专利技术人作出的，作为日本未经审核的专利公开No.2010-176083实际应用的情形的实例。在该图中，数据驱动器101的附图标记改自图1中的数据驱动器的附图标记。在该图的实例中，示出了作为芯片布局的所谓的半纤细布局（semi-slimlayout），在该芯片布局中，输出的数量为960个，并且输出端子排布于芯片的两个长边的附近。数据驱动器101包括控制电路102、放大器电路103和延迟电路104。放大器电路103具有各自在图形右侧的顶部和底部以及在图形左侧的顶部和底部的（根据放大器电路103在数据驱动器101中的位置）、具有240个输出的四个放大器电路组。换言之，放大器电路103具有四组放大器电路103-1到103-240、103-241到103-480、103-481到103-720和103-721到103-960。因而，放大器电路103总共具有960个放大器电路。设置了与放大器电路103对应的延迟电路104。延迟电路104具有四组延迟电路104-1到104-240、104-241到104-480、104-481到104-720和104-721到104-960。因而，延迟电路104总共具有960个延迟电路。控制电路102将CTR作为控制信号输出到延迟电路104。延迟电路104-1到104-960将控制信号CTR依次输出到放大器电路103-1到103-960，从而允许放大器电路103-1到103-960按照相等的时间间隔依次操作。至于放大器电路103的输出时序，放大器电路103-1和103-960首先输出，而放大器电路103-480和103-481最后输出。注意，按照与图1间的关系，图1所示的控制电路140和延迟电路141-1到141-3分别对应于控制电路102和延迟电路104-1到104-960。此外，放大器电路136-1到136-N对应于放大器电路103-1到103-960。图4是示意性地示出图3所示的每个放大器电路的输出电压的波形的实例的图表。纵轴代表输出电压（V），而横轴代表时间（输出时序：秒）。输出电压按照固定时间间隔依次上升。换言之，每个放大器电路按照均匀的时间差来输出指定的电压。此时，放大器电路103-1和103-960首先输出输出电压，放大器电路103-241和103-720中途输出输出电压，而放大器电路103-480和103-481最后输出输出电压。图5是示出在典型的膜载体封装110中包括数据驱动器101的显示面板驱动装置的配置的实例的示意图。数据驱动器101被安装于封装110上。放大器电路103-1到103-960的输出与液晶显示面板的数据线耦接，这些数据线通过信号线112分别耦接至节点105-1到105-960。在图5所示的封装布局的情形中，在放大器电路103-1到103-240和103-721到103-960的范围内，信号线112的长度从放大器电路103-240和103-721的信号线112（与节点105-240、105-721耦接的信号线112）起逐渐增加，而放大器电路103-1、103-960的信号线112（与节点105-1、105-960耦接的信号线112）的长度是最长的。在放大器电路103-241到103-480和103-481到103-720的范围内，信号线112的长度是基本上恒定的，并且比放大器电路103-240和103-721的信号线112的长度本文档来自技高网...

【技术保护点】
一种数据驱动器，包括：延迟单元，用于依次延迟控制信号并且输出多个延迟控制信号；和多个输出电路，用于响应于所述延迟控制信号中的相应的延迟控制信号而开始输出，其中，所述延迟单元生成待分别输出到所述输出电路的所述延迟控制信号，使得在所述输出电路中的与具有相对大的负载电容的线路耦接的输出电路的输出开始时间和后一或前一输出电路的输出开始时间之间的时间差大于在所述输出电路中的与具有相对小的负载电容的线路耦接的输出电路的输出开始时间和后一或前一输出电路的输出开始时间之间的时间差。

【技术特征摘要】
2011.12.06 JP 2011-2668651.一种数据驱动器，包括：延迟单元，用于依次延迟控制信号并且输出多个延迟控制信号；和多个输出电路，用于响应于所述延迟控制信号中的相应的延迟控制信号而开始输出，其中，所述延迟单元生成待分别输出到所述输出电路的所述延迟控制信号，使得在所述输出电路中的与具有相对大的负载电容的线路耦接的输出电路的输出开始时间和前一输出电路或后一输出电路的输出开始时间之间的时间差大于在所述输出电路中的与具有相对小的负载电容的线路耦接的输出电路的输出开始时间和前一输出电路或后一输出电路的输出开始时间之间的时间差。2.根据权利要求1所述的数据驱动器，其中，所述延迟单元包括用于输出所述延迟控制信号的多个延迟电路，其中，所述延迟电路串联耦接，其中，在所述延迟电路中，与耦接至所述具有相对大的负载电容的线路的输出电路耦接的延迟电路具有长的延迟时间，并且其中，在所述延迟电路中，与耦接至所述具有相对小的负载电容的线路的输出电路耦接的延迟电路具有短的延迟时间。3.根据权利要求2所述的数据驱动器，其中，在串联耦接的所述延迟电路中，与耦接至所述具有相对大的负载电容的线路的输出电路耦接的延迟电路的操作顺序先于与耦接至所述具有相对小的负载电容的线路的输出电路耦接的延迟电路的操作顺序。4.根据权利要求2所述的数据驱动器，其中，所述延迟电路包括多个分组，并且其中，所述延迟电路的延迟时间在每个分组中是不同的。5.根据权利要求4所述的数据驱动器，其中，在至少一些分组中，属于与耦接至所述具有相对大的负载电容的线路的输出电路耦接的分组的所述延迟电路的延迟时间比属于与耦接至所述具有相对小的负载电容的线路的输出电路耦接的分组的所述延迟电路的延迟时间长。6.根据权利要求2所述的数据驱动器，其中，在至少一些延迟电路中，与耦接至所述具有相对大的负载电容的线路的输出电路耦接的所述延迟电路的延迟时间比与耦接至所述具有相对小的负载电容的线路的输出电路耦接的所述延迟电路的延迟时间长。7.根...

【专利技术属性】
技术研发人员：涩谷昌树，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：