一种基于CMMB的RS编码系统技术方案

本实用新型专利技术公开了一种基于CMMB的RS编码系统，系统包括：SDRAM控制器、字节交织器、内部存储器和RS编码器，所述的SDRAM控制器依次与字节交织器、内部存储器以及RS编码器连接。本实用新型专利技术一种基于CMMB的RS编码系统及其实现方法有效地节省FPGA内部资源和减少其运算量，使得在解决了FPGA的时序问题的同时，还可以使用低端的FPGA进行设计，在复杂的环境下也能正常工作。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及通信领域，尤其涉及一种基于CMMB的RS编码系统。
技术介绍
目前，现有技术中的RS编码器是使用组合逻辑实现的，而且要求使用高端的FPGA。因为使用纯组合逻辑电路时，RS编码需要大量的组合逻辑设计，而FPGA对时序的要求比较高，大量的组合逻辑电路会导致时序问题，特别是复杂的环境中。高端的FPGA可以缓解大量组合逻辑带来的时序问题，但是处理时钟的时候也会因此受到限制。因为如果采用时序电路，从理论分析得到的RS编码的编码速率是数据速率的3倍，也就是说，如果数据速率是60M-100M，那么编码速率要接近300M，这对FPGA来说是有难度的，只能降低处理时钟，既影响了效率，同时还是多时钟处理。
技术实现思路
本技术的目的是提供一种能在统一时钟处理下，采用时序逻辑来实现的基于CMMB的RS编码系统。为了解决上述技术问题，本技术所采用的技术方案是:一种基于CMMB的RS编码系统，包括SDRAM控制器、字节交织器、内部存储器和RS编码器，所述的SDRAM控制器依次与字节交织器、内部存储器以及RS编码器连接。作为所述的一种基于CMMB的RS编码系统的进一步改进，所述的RS编码器包括读取器和生成器，所述的内部存储器依次与读取器、生成器相连接。作为所述的一种基于CMMB的RS编码系统的进一步改进，所述的生成器包括运算器和移位器，所述的生成器依次与运算器、移位器相连接。本技术的有益效果是:本技术一种基于CMMB的RS编码系统通过SDRAM控制器、字节交织器、内部存储器和RS编码器接收信息码流，并对进入的校验码进行存储，对进入的信息码和校验码进行字节交织，对进入的信息码和校验码进行缓存，对信息码进行编码处理，有效地节省FPGA内部资源和减少其运算量，使得在解决了 FPGA的时序问题的同时，还可以使用低端的FPGA进行设计，令本系统在复杂的环境下也能正常工作。以下结合附图对本技术的具体实施方式作进一步说明:附图说明图1是本技术一种基于CMMB的RS编码系统的原理方框图。图2是本技术一种基于CMMB的RS编码系统的实施例一的原理方框图。图3是本技术一种基于CMMB的RS编码系统的实施例二的原理方框图。图4是一种基于CMMB的RS编码实现方法的步骤流程图。图5是一种基于CMMB的RS编码实现方法步骤D实施例一的步骤流程图。图6是一种基于CMMB的RS编码实现方法步骤D实施例二的步骤流程图。图7是本技术一种基于CMMB的RS编码系统的RS编码电路原理图。具体实施方式图1是本技术一种基于CMMB的RS编码系统的原理方框图，包括:SDRAM控制器，用于接收信息码流；并对进入的校验码进行存储；字节交织器，用于对进入的信息码和校验码进行字节交织；内部存储器，用于对进入的信息码和校验码进行缓存；RS编码器，用于对信息码进行编码处理；所述的SDRAM控制器依次与字节交织器、内部存储器以及RS编码器连接。图2是本技术一种基于CMMB的RS编码系统的实施例一的原理方框图，其中所述的RS编码器包括:读取器，用于每三个时钟读取一个信息码；生成器，用于通过三个时钟单元生成一个校验码；所述的内部存储器依次与读取器、生成器相连接。图3是本技术一种基于CMMB的RS编码系统的实施例二的原理方框图，其中所述的生成器还包括:运算器，用于对信息码字与编码电路最后一个寄存器的值进行模二加运算；模二加运算的结果分别与RS编码的系数进行相乘；相乘的结果与上一级寄存器的结果进行模二加运算；移位器，用于对编码电路中所有寄存器进行移位，直到最后一个寄存器的值移出寄存器，就生成了校验码；所述的生成器依次与运算器、移位器相连接。图4是一种基于CMMB的RS编码实现方法的步骤流程图，结合图4，包括:A、SDRAM控制器接收信息码流；B、交织后的信息码进入字节交织器进行字节交织；C、将信息码存储在FPGA的内部存储器中；D、读取信息码并对其进行编码；E、将得到的校验码存储在内部存储器中；F、读取校验码进入字节交织器进行字节交织；G、交织后的校验码进入SDRAM控制器进行存储。图5是一种基于CMMB的RS编码实现方法步骤D实施例一的步骤流程图，所述的步骤D包括:D1、每三个时钟读取一个信息码；D2、通过三个时钟单元生成一个校验码。图6是一种基于CMMB的RS编码实现方法步骤D实施例二的步骤流程图，作为对实施例一的进一步改进，所述的步骤D2包括:S1、彳目息码字进入编码电路；S2、信息码字与编码电路最后一个寄存器的值进行模二加运算；S3、模二加运算的结果分别与RS编码的系数进行相乘；S4、相乘的结果与上一级寄存器的结果进行模二加运算；S5、编码电路中所有寄存器进行移位，直到最后一个寄存器的值移出寄存器，就生成了校验码。图7是本技术一种基于CMMB的RS编码系统的RS编码电路原理图。从图7可知，编码电路中的乘法器个数和系数要根据RS的编码模式而定，CMMB系统中RS编码模式一共有四种，不同的编码模式器对应的乘法系数的个数和值都不一样。本技术兼容了四种模式的RS编码，可以根据对应的模式改变其电路模式。而且编码电路中的乘法器与普通的乘法器不一样，RS编码的运算过程中，加、减、乘和除的运算是在伽罗华域中进行的，所以需要对电路中的乘法器进行设计。进一步，对伽罗华域乘法器，在RS编码中相乘的两个数分别是信息码字和乘法器系数，其中乘法器系数是固定的，根据不同的编码模式标准文档所给出的，把这些系数直接与信息码字进行相乘，这样一来相乘的结果的未知量只有信息码字，而且只是八比特的信息码字对应位的模二加运算。这种方法虽然增加了程序的量，但是简单易懂，使用FPGA的逻辑资源更少，进一步节省了资源，同时减少了 FPGA的运算量。以下提供了例子，其中multin为输入码字，g0为系数，g0=106,信息码字的结果rslt_g0如以下所示。//multin*g0 g0 = 106rslt_g0[O]<=multin[2]'multin[3]'multin[5]'multin[6]'multin[7];rslt_g0[I]<=multin[0]'multin[3]'multin[4]'multin[6]'multin[7];rslt_g0[2]<=multin[I]'multin[2]'multin[3]'multin[4]'multin[6];rslt_g0[3] <= multin[0]'multin[4]'multin[6];rslt_g0[4] 〈= multin[I]'multin[2]'multin[3]'multin[6];rslt_g0[5]<=multin[0]'multin[2]'multin[3]'multin[4]'multin[7];rslt_g0[6]<=multin[0]'multin[I]'multin[3]'multin[4]'multin[5];rslt_g0[7]<=multin[I]'multin[2]'multin[4]'multin[5]'multin[6];从上述内容可以看出:本技术一种基于CMMB的RS编码系统，通过SDRAM控制器接收信息码流本文档来自技高网...

【技术保护点】
一种基于CMMB的RS编码系统，其特征在于：包括SDRAM控制器、字节交织器、内部存储器和RS编码器，所述的SDRAM控制器依次与字节交织器、内部存储器以及RS编码器连接。

【技术特征摘要】
1.一种基于CMMB的RS编码系统，其特征在于:包括SDRAM控制器、字节交织器、内部存储器和RS编码器，所述的SDRAM控制器依次与字节交织器、内部存储器以及RS编码器连接。2.根据权利要求1所述的一种基于CMMB的RS编码系统，...

【专利技术属性】
技术研发人员：郝禄国，杨建坡，曾文彬，余嘉池，方壮潮，
申请(专利权)人：奥维通信股份有限公司，
类型：实用新型
国别省市：