多终点建立时间违规修复后的电路制造技术

本实用新型专利技术涉及电子领域，公开了一种多终点建立时间违规修复后的电路。本实用新型专利技术中，针对建立时间违规的时序路径的公共路径，进行了优化，尽量不改动各时序路径的非公共路径上的电路器件。由于减少了需要优化的电路逻辑，同时对多终点的路径进行优化，即采用优化一条时序路径，达到同时改善多条终点时序路径的效果。从而实现节省芯片面积，节省功耗，节约成本的效果，同时对传统流程改动也不大。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及电子领域，特别涉及多终点建立时间违规电路的修复。
技术介绍
对于多终点建立时间违规的电路，传统设计的解决方案为:对建立时间不能满足时限要求的时序路径，随机地对该时序路径上的电路器件进行优化，减少延迟，以达到建立时间的要求。比如说，如图1所示，多终点建立时间违规修复前的电路(即原始电路)中，包含2条时序路径，寄存器I至寄存器3 (简称为路径I)、寄存器2至寄存器4 (简称为路径2)。路径I中包含逻辑电路1、逻辑电路5与逻辑电路3 ;路径2中包含逻辑电路2、逻辑电路5与逻辑电路4。在对建立时间违规的路径I与路径2进行修复时，现有的方案是对这2条路径进行独立的修复，如优化路径I中所包含逻辑电路3(优化后的逻辑电路为逻辑电路3’)，优化路径2中所包含逻辑电路4 (优化后的逻辑电路为逻辑电路4’)，使得多终点建立时间违规修复后的电路中，路径I与路径2均满足时序路径的建立时间要求。然而，上述这种方案由于是独立地在每个违规建立路径下都进行时序优化，缩短器件延迟，因此需要改动比较多的逻辑，造成静态时序收敛叠代次数比较多，所需要的器件也比较多，后续验证流程比较长，即存在浪费芯片面积，功耗大，收敛时间长等问题，不利于布局布线。
技术实现思路
本技术的目的在于提供一种多终点建立时间违规修复后的电路，使得修复后的电路芯片面积小，功耗小，更加有利于布局布线。为解决上述技术问题，本技术提供了一种多终点建立时间违规修复后的电路，包含由寄存器和逻辑电路组成的至少两条时序路径；其中，所述各时序路径之间存在公共路径；所述公共路径上的电路器件的延迟时长小于预设门限；所述各时序路径的非公共路径上仍存在允许减小延迟的电路器件。本技术实施方式相对于现有技术而言，主要是针对建立时间违规的时序路径的公共路径，进行了优化，尽量不改动各时序路径的非公共路径上的电路器件。由于减少了需要优化的电路逻辑，同时对多终点的路径进行优化，即采用优化一条时序路径，达到同时改善多条终点时序路径的效果。从而实现节省芯片面积，节省功耗，节约成本的效果，同时对传统流程改动也不大。也就是说，对公共路径的优化，可同时减少各时序路径的建立时间，有效提高了路径的优化效率，不但能节省芯片面积，节省功耗，节约成本，对传统流程也没有太多的变动，更加有利于布局布线。附图说明图1是根据现有技术的多终点建立时间违规修复前与修复后的电路结构示意图；图2是根据本技术第一实施方式的多终点建立时间违规修复后的电路结构示意图；图3是根据本技术第二实施方式的多终点建立时间违规修复前与修复后的电路结构意图。具体实施方式为使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本技术各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。本技术的第一实施方式涉及一种多终点建立时间违规修复后的电路。具体结构如图2所示。该多终点建立时间违规修复后的电路包含由寄存器和逻辑电路组成的至少两条时序路径，时序路径的起点和终点均为寄存器。其中一条时序路径为:寄存器1-组合逻辑1-组合逻辑2-寄存器2 ;另一条时序路径为:寄存器1-组合逻辑1-组合逻辑3-寄存器3。其中，各时序路径之间存在公共路径:寄存器1-组合逻辑I。在本实施方式中，公共路径上的电路器件的延迟时长小于预设门限，该预设门限可根据各时序路径的建立时长设置，只要能够保证各时序路径的建立时间满足要求即可。各时序路径的非公共路径上仍存在允许减小延迟的电路器件。也就是说，在本实施方式中，是通过优化公共路径，使得公共路径电路的延迟较小，以满足各时序路径的建立时间需求，若增大公共路径电路延迟，则可能会出现建立时间违规的问题。对于非公共路径电路，则必定存在可进一步减少延迟的电路器件。因此，在多终点建立时间违规修复后的电路中，各时序路径的非公共路径上分别存在的电路器件，可以与多终点建立时间违规修复前的电路中，各时序路径的肖_公共路径上分别存在的电路器件相同。减少了需要优化的电路逻辑，同时对多终点的路径进行优化，即采用优化一条时序路径，达到同时改善多条终点时序路径的效果。从而实现节省芯片面积，节省功耗，节约成本的效果，同时对传统流程改动也不大。也就是说，对公共路径的优化，可同时减少各时序路径的建立时间，有效提高了路径的优化效率，不但能节省芯片面积，节省功耗，节约成本，对传统流程也没有太多的变动，更加有利于布局布线。本技术的第二实施方式涉及一种多终点建立时间违规修复后的电路。第二实施方式与第一实施方式大致相同，主要区别之处在于:在第一实施方式中，多终点建立时间违规修复后的电路中的两条时序路径的起点为同一个寄存器。而在本技术第二实施方式中，多终点建立时间违规修复后的电路中的两条时序路径的起点为不同的寄存器，并且时序路径所包含的逻辑电路也有所不同。如图3所示，多终点建立时间违规修复前的电路中，包含两条时序路径，路径I为:寄存器1-逻辑电路1-逻辑电路5-逻辑电路3-寄存器3 ;路径2为:寄存器2 -逻辑电路2-逻辑电路5-逻辑电路4-寄存器4。通过分析路径I和路径2可知，逻辑电路5是这两条建立时间违规电路的公共部分。因此，在本实施方式中，对逻辑电路5进行优化，通过减少逻辑电路5的延迟，使得各时序路径的建立满足时间需求。如图3所示，优化后的逻辑电路5表示为逻辑电路5’。由此可见，在本实施方式中，由于无需对非公共路径上的逻辑电路1、逻辑电路2、逻辑电路3、逻辑电路4进行改动，因此减少了需要优化的电路逻辑，通过对公共路径上的逻辑电路5进行了优化，达到了同时改善多条终点时序路径的效果。从而实现节省芯片面积，节省功耗，节约成本的效果，同时对传统流程改动也不大。值得一提的是，在实际应用中，在优化逻辑电路5后，可根据优化后的逻辑电路5’的静态时序报告，进一步分析，如果路径I和路径2的建立时间无违规，则无需再优化；如果这两条建立时间违规电路仍然有违规，优化后的逻辑电路5’已是最小的延迟，则再考虑对逻辑电路1、逻辑电路2、逻辑电路3、逻辑电路4的优化，以保证修复后的电路不存在建立时间违规情况。本领域的普通技术人员可以理解，上述各实施方式是实现本技术的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本技术的精神和范围。本文档来自技高网...

【技术保护点】
一种多终点建立时间违规修复后的电路，包含由寄存器和逻辑电路组成的至少两条时序路径，其特征在于：?所述各时序路径之间存在公共路径；所述公共路径上的电路器件的延迟时长小于预设门限；?所述各时序路径的非公共路径上仍存在允许减小延迟的电路器件。

【技术特征摘要】
1.一种多终点建立时间违规修复后的电路，包含由寄存器和逻辑电路组成的至少两条时序路径，其特征在于: 所述各时序路径之间存在公共路径；所述公共路径上的电路器件的延迟时长小于预设门限； 所述各时序路径的非公共路径上仍存在允许减小延迟的电路器件。2.根据权利要求1所述的多终点建立时间违规修复后的电路，其特征在于， 所述预设门限根据所述各时序...

【专利技术属性】
技术研发人员：李长征，
申请(专利权)人：上海宇芯科技有限公司，
类型：实用新型
国别省市：