灵活接收器架构制造技术

本发明专利技术总体上涉及灵活接收器架构，其中，一个实施例涉及一种用于数据链路的接收器电路。该接收器电路至少包括第一信号路径、第二信号路径和路径选择器电路。第一信号路径包括第一均衡电路，并且第二信号路径包括第二均衡电路。路径选择器电路被配置成选择第一信号路径和第二信号路径中的一个信号路径。还公开了其它实施例和特征。

【技术实现步骤摘要】

本专利技术总体上涉及数据通信。更具体而言，本专利技术涉及用于高速数据链路的电路。
技术介绍
高速数据链路用来在系统中的设备之间传达数据。已经为这样的高速链路在日益增加的快速数据速率开发了串行接口协议。用于串行接口的工业标准协议的示例包括PCI Express (外围部件互连快速)、xaui (χ附件单元接口)、sRio(串行高速 ο)和其它协议。随着高速数据链路的操作速度增加至数十吉比特每秒(Gbps)的速率，精细均衡方案为了补偿高频信号损耗而变得更有必要。遗憾的是，尽管均衡电路可以被设计成实施复杂均衡技术，但是这样的电路通常消耗大量功率并且一般在满足各种不同类型的应用的要求方面不灵活。
技术实现思路
一个实施例涉及一种用于数据链路的接收器电路。该接收器电路至少包括第一信号路径、第二信号路径和路径选择器电路。第一信号路径包括第一均衡电路，并且第二信号路径包括第二均衡电路。路径选择器电路被配置成选择第一信号路径和第二信号路径中的一个信号路径。另一实施例涉及一种至少包括串行数据接收器和路径选择器电路的集成电路。该串行数据电路包括多个信号路径，并且每个信号路径包括至少一个均衡电路。该路径选择器电路被配置成选择多个信号路径中的一个信号路径。另一实施例涉及一种接收器均衡的方法。集成电路被配置成将多个信号路径中的所选信号路径用于接收器均衡。可以使用所选信号路径而又关断去往非所选信号路径的功率来对接收的数据执行均衡。还公开其它实施例和特征。附图说明图1是根据本专利技术的实施例的通信链路的高级图。图2描绘了根据本专利技术的实施例的接收器均衡器电路。图3描绘了根据本专利技术的实施例的连续时间线性估计(CTLE)电路。图4描绘了根据本专利技术的实施例的可变CTLE电路。图5描绘了根据本专利技术的实施例的路径选择器电路。图6是根据本专利技术的实施例的用于接收串行数据信号的方法的流程图。图7是可以包括本专利技术的方面的现场可编程门阵列(FPGA)的简化部分框图。图8是可以运用本专利技术的技术的示例性数字系统的框图。具体实施例方式本公开内容提供了一种克服上文讨论的问题的创新接收器架构。该接收器架构支持灵活使用可以与不同类型的应用一起灵活使用的均衡电路。图1是根据本专利技术的实施例的通信链路的高级图。如图1中所示，通信链路一般由发射器(TX) 120、接收器(RX) 140和位于发射器与接收器之间的通信信道(CH) 130组成。TX 120可以包括并行输入串行输出(PISO)电路122。PISO(串行化器)电路122被配置成接收并行数据信号并且将它转换成串行数据信号。例如，发射器120可以是集成电路的部分，并且并行数据信号可以由集成电路中的通信协议模块提供。串行数据信号可以由发射器均衡器(TX EQ)电路124调整。在一个实施例中，TXEQ电路124可以实施有限冲激响应(FIR)均衡，该FIR均衡对发射的信号进行预失真以补偿信道130中的信号失真。时钟生成器(CLK)电路121可以利用锁相环电路以向PIS0122和TX EQ 124电路提供时钟信号。可以向驱动器电路126提供来自TX EQ 124电路的输出。驱动器电路126可以被配置成通过信道130发射串行数据信号。信道130向接收器140传达来自发射器120的串行数据信号。信道130可以使用多个通道(lane)以传达串行数据信号。接收器140可以被配置成向缓冲器电路142中接收来自多通道信道的发射的串行数据信号。缓冲器电路142可以向接收器均衡(RXEQ)电路144输出接收的串行数据信号。RX EQ电路144可以被配置成如这里进一步描述的那样执行一个或者多个均衡，以补偿信道中的高频信号损耗。RX EQ电路144可以向时钟数据恢复(OTR)电路145并且向锁存器电路146的数据输入输出“经均衡的”串行数据信号。⑶R电路145可以使用PLL以从串行数据信号恢复时钟信号。可以向RX EQ电路144和锁存器电路146的时钟输入提供恢复的时钟信号。锁存器电路146可以被配置成在它的数据输入从RX EQ电路144接收“经均衡的”串行数据信号并且在它的时钟输入从CDR电路145接收恢复的时钟信号。锁存器电路146向串行输入并行输出(SIPO)电路148输出重新生成的串行数据信号。SIPO(串行化器)电路148被配置成接收串行数据信号并且将它转换成并行数据信号。可以向接收设备的其它电路提供并行数据信号。例如，接收设备可以是集成电路，并且可以向集成电路中的通信协议模块提供并行数据信号。图2描绘根据本专利技术的实施例的接收器均衡器(RX EQ)电路144。如所示，RX EQ电路144从RX缓冲器电路142接收串行数据信号并且在向串行数据信号施加均衡之后向⑶R电路145和锁存器电路146输出“经均衡的”串行数据信号。来自RX缓冲器电路142的串行数据信号由第一连续时间线性估计(CTLE)电路202接收。第一 CTLE电路202向信号施加初始的一般为线性的补偿。下文关于图3描述第一 CTLE电路202的一个实施例。第一 CTLE电路202可以向两个信号路径提供它的输出信号。第一信号路径在图中的底部上被示出并且可以通向第二 CTLE电路204。第二 CTLE电路204向信号施加又一个一般为线性的补偿。在一个实施例中，也可以如下文关于图3描述的那样实施第二 CTLE电路204。第二 CTLE电路204可以向判决反馈均衡器(DFE)电路206提供它的输出信号。DFE电路206是非线性均衡电路，该电路使用与先前发射的数据位的逻辑状态有关的反馈以便判决当前数据位的逻辑状态。可以利用DFE电路206的各种实施例。例如,在一个实施例中，可以如在通过整体引用将其公开内容结合于此的于2010年4月13日向王等人授予的第7，697，603号美国专利中描述的那样实施DFE电路206。在另一实施例中，可以用与如在 Sameh A.1brahim 和 Behzad Razavi 在 Digest of TechnicalPapers, IEEEInternational Solid-State Circuits Conference (ISSCC) 2010 年 2 月第170-171 页中发表的“A 20Gb/s 40mff Equalizer in 90nm CMOSTechnology”中公开方式相似的方式实施DFE电路206。在其它实施例中，可以用其它常规设计实施DFE电路206。第二信号路径在图中的顶部上被示出并且可以包括串联的一个或者多个模拟均衡器电路。如图2中所示，第二信号路径包括一系列N个CTLE电路(208-1至208-N)，其中N至少为一。在一个实施例中，每个CTLE电路208-n可以是可变CTLE电路。下文关于图4描述可变CTLE电路的一个实施例。其它实施例也可以包括串联的可变CTLE电路和不可变CTLE电路(例如，如图3中所示)。可以向路径选择器电路210的第一输入⑴提供第一信号路径的DFE电路206的输出，并且可以向路径选择器电路210的第二输入(0)提供第二信号路径的最后CTLE电路208-N的输出。路径选择器电路210可以被配置成从第一输入或者第二输入选择“经均衡的”串行数据信号。下文关于图5描述路径选择器电路210的一个实施例本文档来自技高网...

【技术保护点】
一种用于数据链路的接收器电路，所述接收器电路包括：第一信号路径，包括第一均衡电路；第二信号路径，包括第二均衡电路；以及路径选择器电路，配置成选择所述第一信号路径和所述第二信号路径中的一个信号路径。

【技术特征摘要】
2011.11.04 US 13/289,7911.一种用于数据链路的接收器电路，所述接收器电路包括: 第一信号路径，包括第一均衡电路； 第二信号路径，包括第二均衡电路；以及 路径选择器电路，配置成选择所述第一信号路径和所述第二信号路径中的一个信号路径。2.根据权利要求1所述的接收器电路，其中所述第一信号路径包括判决反馈均衡器电路。3.根据权利要求2所述的接收器电路，其中所述第一信号路径包括与所述判决反馈均衡器电路串联的连续时间线性估计电路。4.根据权利要求1所述的接收器电路，其中所述第二信号路径包括至少一个模拟均衡器电路。5.根据权利要求4所述的接收器电路，其中所述第二信号路径包括可变连续时间线性估计电路。6.根据权利要求5所述的接收器电路，其中所述可变连续时间线性估计电路被配置成针对频率范围升高信号幅度。7.根据权利要求4所述的接收器电路，其中所述第二信号路径包括一系列的连续时间线性估计电路，它们包括至少一个可变连续时间线性估计电路。8.根据权利要求1所述的接收 器电路，其中所述接收器电路被配置成关断去往非所选信号路径的功率。9.根据权利要求1所述的接收器电路，还包括: 第一模拟均衡器电路，用于接收数据信号并且用于向所述第一信号路径和所述第二信号路径输出所述数据信号。10.根据权利要求9所述的接收器电路，还包括: 缓冲器电路，...

【专利技术属性】
技术研发人员：丁玮琦，S·舒马拉耶夫，李鹏，S·纳拉扬，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：