本发明专利技术属于控制技术，涉及一种多通道协调加载控制系统同步数据传输及同步实现方法。系统由N个相同的单通道伺服控制器，N个相同的同步数据传输接口单元，16条同步线，1个外同步时钟构成，其中每个单通道伺服控制器接一个同步数据传输接口单元，每个同步数据传输接口单元接受外同步时钟CLK控制，外同步时钟CLK的频率F值等于控制系统加载频率f和一个加载周期的细分步骤M的乘积(F=f×M)，并由控制系统设置。本发明专利技术由于主要是依靠硬件来完成在多通道之间实时控制状态信息的综合和传递，其速度非常快并且稳定可靠，与通常用软件通过通讯方式实现同步方法相比，可更方便快捷地实现多通道协调同步控制功能。
【技术实现步骤摘要】
本专利技术属于控制技术，涉及一种。
技术介绍
在多点协调控制试验中，如典型的结构试验多通道协调加载控制(以及各类属多点位移伺服控制试验)中，由于被试件的变形使得各点进行单通道加载力(位移)闭环控制时，受其它加载点变形的扰动而大大影响该点的控制精度。要达到准确控制目的，理论上需要根据被试件的结构特性，建立多加载点的力学特性矩阵，通过解偶的方法进行精确控制。但往往在工程实现中无法准确得到被试件的力学参量而建立加载点准确的力学特性矩阵。通常在工程实践中一般采用踏步等待的多通道协调控制方法:既将试验过程分解成多个细微的控制步骤，在控制过程中，每个加载通道完成一个控制步骤时，都要同时检查其它加载通道的完成情况，当所有通道的控制精度都达到要求时，再共同进行下一步骤的实施。该方法的关键是:为达到实时控制而需快速检测其它加载通道的控制状态；并且为了达到试验过程的精确控制，要尽可能多地提高每一加载控制步骤的细分程度，而细分程度也取决于检测其它加载通道状态的实时性。因此如何在多通道协调控制中实时传递其它通道的控制状态是在工程应用中准确实现多通道协调控制方法的关键。在现在工程实践中，在控制通道数比较多(十个通道以上)的情况下，一般采用的是分布式实时控制，通常是利用计算机采用软件通讯方法进行多通道之间状态的信息传递:既控制系统上层计算机将所有通道的控制状态信息读回，综合后将信息再发送到每个通道伺服控制器。但是利用软件方法最终要是受到计算机运行速度的限制，尤其是随着控制点的增多(如达到十个通道以上，这在大型结构试验是非常普遍的)，计算机的开销成倍增加，往往使得精细准确的协调控制在工程上难以实现。本专利技术采用一种硬件方法快速实现多通道之间控制状态信息的传递与综合，从而大大提高了多通道协调控制系统同步的实时性。
技术实现思路
针对一般多通道协调加载控制系统中采用软件编程通过通讯的方式来实现同步而造成速度慢、难于同步的问题，本专利技术提出一种采用硬件实现。本专利技术所采用的技术方案是:系统由N个相同的单通道伺服控制器，N个相同的同步数据传输接口单元，16条同步线，I个外同步时钟构成，其中每个单通道伺服控制器接一个同步数据传输接口单元，每个同步数据传输接口单元接受外同步时钟CLK控制,夕卜同步时钟CLK的频率F值等于控制系统加载频率f和一个加载周期的细分步骤M的乘积(F=fXM)，并由控制系统设置；(一)接口单元接口单元包括:两个74ALS654双向数据缓存器、一个可编程逻辑器件(U3)、一个与非门芯片，其中:74ALS654双向数据缓存器含有两个缓存器A和B，74ALS654双向数据缓存器的缓存器A输出端与16条同步线高八位同步线相接，74ALS654双向数据缓存器的缓存器B输出端与单通道伺服控制器处理器的高八位数据线相接，74ALS654双向数据缓存器含有两个缓存器A和B，74ALS654双向数据缓存器的缓存器A输出端与16条同步线低八位同步线相接，74ALS654双向数据缓存器的缓存器B输出端与单通道伺服控制器处理器的低八位数据线相接，其中，74ALS654双向数据缓存器的缓存器B输出端和74ALS654双向数据缓存器的缓存器B输出端称为16位B总线，74ALS654双向数据缓存器的缓存器A输出端和74ALS654双向数据缓存器的缓存器A输出端称为16位A总线，①两个74ALS654双向数据缓存器的管脚2与管脚22分别相连，并接5伏电源上；②两个74ALS654双向数据缓存器的管脚I相连，称为CAB并连接到可编程逻辑器件的第一个输出端；其中CAB为将A总线数据存储到缓存器B ；③两个74ALS654双向数据缓存器的管脚23相连，称为CBA并连接到可编程逻辑器件(U3)的第二个输出端；其中，CBA为将存储的B总线数据存储到缓存器A ;④两个74ALS654双向数据缓存器的管脚3相连，称为GAB并连接到可编程逻辑器件(U3)的第三个输出端；其中，GAB为将存储的B总线数据传递到A总线；⑤两个74ALS654双向数据缓存器的管脚21相连，称为■并连接到可编程逻辑器件的第四个输出端；其中，力将存储的A总线数据传递到B总线；⑥两个74ALS654双向数据缓存器管脚20 管脚13分别接至单通道伺服控制器处理器的数据线(D0 D15)，两个74ALS654双向数据缓存器的管脚4 管脚11分别接到16条同步线；⑦一个与非门芯片的输入端与可编程逻辑器件的第一个输入端相接，并定义为CLK，该与非门芯片的输出端接可编程逻辑器件的第二个输入端并定义为CLKM，同时接一个0.001微微法的无极性电容的一端、电容另一端接地；其中:CLK为外同步时钟，CLKM为外同步时钟的延时信号；⑧可编程逻辑器件的第三个输入端至第十个输入端分别接单通道伺服控制器处理器的地址线AO A7，可编程逻辑器件的第十一至第十三输入端分别接单通道伺服控制器处理器的外部地址空间控制线IS、读控制线RD、写控制线WR信号；两个74ALS654双向数据缓存器的16位输出都分别连接到16条同步线上，每条同步线接5K Ω上拉电阻接到5伏电源上；(二)接口单元的控制逻辑单通道伺服控制器设定在外同步时钟CLK为高电平时向同步线“写”本通道同步状态，在外同步时钟CLK为低电平时从同步线“读”所有通道综合的同步状态；当定义同步数据接口缓存器地址为X XOlH时①CBA等于分别将单通道伺服控制器处理器的地址线的信号A7、A6、A5、A4、A3、A2、A1、外部地址空间控制线IS、写控制线WR进行逻辑取反，之后和单通道伺服控制器处理器的地址线的信号AO进行逻辑 求与，其结果再逻辑取反；②CAB等于外同步时钟的延时信号CLKM的逻辑取反；③GAB等于分别将单通道伺服控制器处理器的地址线的信号A7、A6、A5、A4、A3、A2、A1、外部地址空间控制线IS、读控制线RD进行逻辑取反，之后和单通道伺服控制器处理器的地址线的信号AO进行逻辑求与； ;—等于分别将单通道伺服控制器处理器的地址线的信号Α7、Α6、Α5、Α4、A3、Α2、Al、夕丨部地址空间控制线IS进行逻辑取反，之后和单通道伺服控制器处理器的地址线的信号AO进行逻辑求与，其结果再逻辑取反，最后再和外同步时钟CLK逻辑求与；(三)同步N个相同的单通道伺服控制器在多通道协调控制系统的每个单通道伺服控制器中，①定义某一通道的控制状态用数字“ I ”代表本通道控制状态达到要求的控制精度，用数字“O”代表本通道控制状态还没达到要求的控制精度；②将通道控制过程细分为η个步骤；③当某一通道在开始某一细分控制步骤时，在该通道伺服控制器中的处理器判断本通道没有达到要求的控制精度以内时，向某一同步线写“0”，直到达到要求的控制精度以内，则向该同步线写“I”;④步骤③中的通道伺服控制器再去读取步骤③中的同步线状态；只要挂在该同步线上有任何一个通道没有达到要求的控制精度时，由于开集电极特性形成“与”的逻辑，则该同步线状态将为“0”，此时该通道就需要等待；只有当所有挂在该同步线的控制通道都达到要求的控制精度时，根据“与”逻辑特征，读回的同步线状态才会为“ 1”，这时该通道方可进行下一步骤的控制过程，直至完成该通道加载全部过程；当每个通道控制按此方法进行控制时，就实现了系统所有通本文档来自技高网...
【技术保护点】
一种多通道协调加载控制系统同步数据传输及同步实现方法，其特征是：系统由N个相同的单通道伺服控制器，N个相同的同步数据传输接口单元，16条同步线，1个外同步时钟构成，其中每个单通道伺服控制器接一个同步数据传输接口单元，每个同步数据传输接口单元接受外同步时钟CLK控制，外同步时钟CLK的频率F值等于控制系统加载频率f和一个加载周期的细分步骤M的乘积(F=f×M)，并由控制系统设置；（一）接口单元接口单元包括：两个74ALS654双向数据缓存器（U1、U2）、一个可编程逻辑器件（U3）、一个与非门芯片（U4），其中：74ALS654双向数据缓存器（U1）含有两个缓存器A和B，74ALS654双向数据缓存器（U1）的缓存器A输出端与16条同步线高八位同步线相接，74ALS654双向数据缓存器（U1）的缓存器B输出端与单通道伺服控制器处理器的高八位数据线相接，74ALS654双向数据缓存器（U2）含有两个缓存器A和B，74ALS654双向数据缓存器（U2）的缓存器A输出端与16条同步线低八位同步线相接，74ALS654双向数据缓存器（U2）的缓存器B输出端与单通道伺服控制器处理器的低八位数据线相接，其中，74ALS654双向数据缓存器（U1）的缓存器B输出端和74ALS654双向数据缓存器（U2）的缓存器B输出端称为16位B总线，74ALS654双向数据缓存器（U1）的缓存器A输出端和74ALS654双向数据缓存器（U2）的缓存器A输出端称为16位A总线，（1）两个74ALS654双向数据缓存器（U1、U2）的管脚2与管脚22分别相连，并接5伏电源上；②两个74ALS654双向数据缓存器（U1、U2）的管脚1相连，称为CAB并连接到可编程逻辑器件（U3）的第一个输出端；其中CAB为将A总线数据存储到缓存器B；③两个74ALS654双向数据缓存器的管脚23相连，称为CBA并连接到可编程逻辑器件（U3）的第二个输出端；其中CBA为将B总线数据存储到缓存器A；④两个74ALS654双向数据缓存器的管脚3相连，称为GAB并连接到可编程逻辑器件（U3）的第三个输出端；其中，GAB为将存储的B总线数据传递到A总线；⑤两个74ALS654双向数据缓存器的管脚21相连，称为并连接到可编程逻辑器件（U3）的第四个输出端；其中,为将存储的A总线数据传递到B总 线；⑥两个74ALS654双向数据缓存器管脚20～管脚13分别接至单通道伺服控制器处理器的数据线（D0～D15），两个74ALS654双向数据缓存器的管脚4～管脚11分别接到16条同步线；⑦一个与非门芯片（U4）的输入端与可编程逻辑器件（U3）的第一个输入端相接，并定义为CLK，该与非门芯片（U4）的输出端接可编程逻辑器件（U3）的第二个输入端并定义为CLKM，同时接一个0.001微微法的无极性电容的一端、电容另一端接地；其中：CLK为外同步时钟，CLKM为外同步时钟的延时信号；⑧可编程逻辑器件（U3）的第三个输入端至第十个输入端分别接单通道伺服控制器处理器的地址线A0～A7，可编程逻辑器件（U3）的第十一至第十三输入端分别接单通道伺服控制器处理器的外部地址空间控制线IS、读控制线RD、写控制线WR信号；两个74ALS654双向数据缓存器的16位输出都分别连接到16条同步线上，每条同步线接5KΩ上拉电阻接到5伏电源上，外同步时钟CLK接到每个接口单元的与非门芯片（U4）的输入端和可编程逻辑器件（U3）的第十四个输入端，（二）接口单元的控制逻辑单通道伺服控制器设定在外同步时钟CLK为高电平时向同步线“写”本通道同步状态，在外同步时钟CLK为低电平时从同步线“读”所有通道综合的同步状态；当定义同步数据接口缓存器地址为××01H时，①CBA等于分别将单通道伺服控制器处理器的地址线的信号A7、A6、A5、A4、A3、A2、A1、外部地址空间控制线IS、写控制线WR进行逻辑取反，之后和单通道伺服控制器处理器的地址线的信号A0进行逻辑求与，其结果再逻辑取反；②CAB等于外同步时钟的延时信号CLKM的逻辑取反;③GAB等于分别将单通道伺服控制器处理器的地址线的信号A7、A6、A5、A4、A3、A2、A1、外部地址空间控制线IS、读控制线RD进行逻辑取反，之后和单通道伺服控制器处理器的地址线的信号A0进行逻辑求与；④等于分别将单通道伺服控制器处理器的地址线的信号A7、A6、A5、A4、A3、A2、A1、外部地址空间控制线IS进行逻辑取反，之后和单通道伺服控制器处理器的地址线的信号A0进行逻辑求与，其结果再逻辑取反，...
【技术特征摘要】
1.一种多通道协调加载控制系统同步数据传输及同步实现方法，其特征是:系统由N个相同的单通道伺服控制器，N个相同的同步数据传输接口单元，16条同步线，I个外同步时钟构成，其中每个单通道伺服控制器接一个同步数据传输接口单元，每个同步数据传输接口单元接受外同步时钟CLK控制，外同步时钟CLK的频率F值等于控制系统加载频率f和一个加载周期的细分步骤M的乘积(F=fXM)，并由控制系统设置； (一)接口单元 接口单元包括:两个74ALS654双向数据缓存器(U1、U2)、一个可编程逻辑器件(U3)、一个与非门芯片(U4)，其中:74ALS654双向数据缓存器(Ul)含有两个缓存器A和B，74ALS654双向数据缓存器(Ul)的缓存器A输出端与16条同步线高八位同步线相接，74ALS654双向数据缓存器(Ul)的缓存器B输出端与单通道伺服控制器处理器的高八位数据线相接，74ALS654双向数据缓存器(U2)含有两个缓存器A和B，74ALS654双向数据缓存器(U2)的缓存器A输出端与16条同步线低八位同步线相接，74ALS654双向数据缓存器(U2)的缓存器B输出端与单通道伺服控制器处理器的低八位数据线相接，其中，74ALS654双向数据缓存器(Ul)的缓存器B输出端和74ALS654双向数据缓存器(U2)的缓存器B输出端称为16位B总线，74ALS654双向数据缓存器(Ul)的缓存器A输出端和74ALS654双向数据缓存器(U2)的缓存器A输出端称为16位A总线， (I)两个74ALS654双向数据缓存器(U1、U2)的管脚2与管脚22分别相连，并接5伏电源上； ②两个74ALS654双向数据缓存器(U1、U2)的管脚I相连，称为CAB并连接到可编程逻辑器件(U3)的第一个输出端；其中CAB为将A总线数据存储到缓存器B ； ③两个74ALS654双向数据缓存器的管脚23相连，称为CBA并连接到可编程逻辑器件(U3)的第二个输出端；其中CBA为将B总线数据存储到缓存器A ; ④两个74ALS654双向数据缓存器的管脚3相连，称为GAB并连接到可编程逻辑器件(U3)的第三个输出端；其中，GAB为将存储的B总线数据传递到A总线； ⑤两个74ALS654双向数据缓存器的管脚21相连，称为—并连接到可编程逻辑器件(U3)的第四个输出端；其中，为将存储的A总线数据传递到B总线； ⑥两个74ALS654双向数据缓存器管脚20 管脚13分别接至单通道伺服控制器处理器的数据线(D0 D15)，两个74ALS654双向数据缓存器的管脚4 管脚11分别接到16条同步线； ⑦一个与非门芯片(U4)的输入端与可编程逻辑器件(U3)的第一个输入端相接，并定义为CLK，该与非门芯片(U4)的输出端接可编程逻辑器件(U3)的第二个输入端并定义为CLKM，同时接一个0.001微微法的无极性电容的一端、电容另一端接地；其中:CLK为外同步时钟，CLKM为外同步时钟的延时信号； ⑧可编程...
【专利技术属性】
技术研发人员：刘恩朋，
申请(专利权)人：中国航空工业集团公司北京长城航空测控技术研究所，中航高科智能测控有限公司，北京瑞赛长城航空测控技术有限公司，
类型：发明
国别省市：
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