移位寄存器单元、栅极驱动电路、数据驱动电路及显示器制造技术

本发明专利技术公开了一种移位寄存器单元、栅极驱动电路、数据驱动电路及显示器，其中移位寄存器单元包括：第一信号输入端，第二信号输入端，第一时钟信号输入端，下拉控制信号输入端，信号输出端（VOUT），输入模块（21），驱动模块（22），驱动控制端下拉延迟模块（23），时钟馈通抑制模块（25）和低电平维持模块（24）。本申请通过延长移位寄存器单元中驱动控制端的放电时间，使得信号输出端可以通过驱动模块中的充电晶体管快速放电，并通过抑制时钟馈通抑制模块中的晶体管的漏电，提高了电路的工作速度和集成化程度。

【技术实现步骤摘要】

本申请涉及一种显示器，尤其涉及一种显示器的栅极驱动电路、数据驱动电路以及移位寄存器单元。
技术介绍
有源平板显示已经成为现代显示领域的主流技术。在有源平板显示器中，栅极驱动电路和数据驱动电路是非常重要的组成部件，传统的方法是以外围驱动IC的形式采用压封的办法连接到显示面板上的。近年来，集成显示驱动电路逐渐成为平板显示技术的研究热点。所谓集成显示驱动电路主要包括集成栅极驱动电路和集成数据驱动电路两个部分，是指将栅极驱动电路和数据驱动电路以薄膜晶体管(TFT)的形式与像素TFT —起制作于显示面板上。与传统的工艺相比，采用集成显示驱动的方法不仅可以减少外围驱动芯片的数量及其压封程序、降低成本，而且能使得显示器外围更加纤薄，使液晶模组更加紧凑，机械和电学可靠性得以增强。移位寄存器单元是实现栅极驱动电路和数据驱动电路非常重要的单元电路。先前报道的一些电路方案中，移位寄存器单元的工作速度较慢，虽然能满足栅极驱动电路的要求，但是不利于高速数据驱动电路的实现。主要有两方面的原因一方面驱动晶体管通常仅作为充电晶体管、输出信号的下降延迟时间的减小只能通过增大放电晶体管的尺寸实现，无法兼顾电路的工作速度与版图面积；另一方面虽然采用了自举技术提高了驱动晶体管的驱动能力，但是由于电路的模块之间可能存在功能冲突，使得移位寄存器单元在正常工作时出现晶体管漏电现象，降低了电路的工作速度。此外，现有的电路设计为了抑制时钟馈通效应、保证输出信号低电平的稳定性，通常设计复杂度较高、成品率较低，而且还存在个别晶体管器件特性退化严重、电路工作寿命短的缺点。图1所示为一种公开的用于栅极驱动电路的移位寄存器单元的电路图，该移位寄存器单元需要用到十个晶体管Q1-Qltl，和一个电容C1,电路的工作速度较慢、设计复杂，一些晶体管受到的电压应力较大，影响了电路的工作寿命。随着显示器分辨率提高，对于集成驱动电路尤其是集成数据驱动电路来说，显示器对电路的工作速度、版图面积的要求将更加苛刻。因此，如何采用更精简的结构实现速度更快的移位寄存器单元，进而实现集成显示驱动电路特别是高速的集成数据驱动电路，是一个极具价值且亟待研究的问题。
技术实现思路
本申请要解决的主要技术问题是，提供一种结构精简、工作速度快的移位寄存器单元，进一步的，还采用该移位寄存器单元来实现集成栅极驱动电路和集成数据驱动电路以及显示器的设计。根据本申请的第一方面，提供一种移位寄存器单元，包括第一信号输入端，用于接收第一脉冲信号。第二信号输入端，用于接收第二脉冲信号。第一时钟信号输入端，用于接收第一时钟信号。下拉控制信号输入端，用于接收下拉控制信号。信号输出端,用于输出脉冲驱动信号。驱动模块，所述驱动模块连接在第一时钟信号输入端和信号输出端之间，在其驱动控制端获得驱动电压后，将第一时钟信号传送到信号输出端，当所述第一时钟信号为高电平时，驱动模块对所述信号输出端充电；当第一时钟信号为低电平时，驱动模块对信号输出端放电。输入模块，所述输入模块连接在第一信号输入端和驱动模块的驱动控制端之间，用于从所述第一信号输入端接收第一脉冲信号，给所述驱动模块的驱动控制端提供驱动电压。驱动控制端下拉延迟模块，所述驱动控制端下拉延迟模块连接在信号输出端和驱动模块的驱动控制端之间，用于在所述第二脉冲信号的控制下将所述驱动控制端耦合至信号输出端。时钟馈通抑制模块，所述时钟馈通抑制模块连接在信号输出端和驱动模块的驱动控制端之间，用于在移位寄存器单元的非选通阶段，当第一时钟信号为高电平时释放所述驱动控制端的耦合电荷至信号输出端。低电平维持模块，用于在移位寄存器单元处于非选通阶段时，保持所述信号输出端的电位为低电平，低电平维持模块包括低电平维持控制端，用于产生低电平维持信号。所述下拉控制信号为第二时钟信号或前一级移位寄存器单元输出的低电平维持信号；所述第一时钟信号和第二时钟信号是周期相同的互补的时钟信号，当第一脉冲信号的高电平脉冲到来时，所述第一时钟信号为低电平；第二脉冲信号的高电平脉冲滞后第一脉冲信号一个时钟周期。根据本申请的第二方面，提供一种栅极驱动电路，包含移位寄存器、第一时钟线、第二时钟线、启动信号线以及总公共地线；所述移位寄存器包括N+1级串联的如上所述的移位寄存器单元，其中N为正整数；所述第一时钟线和第二时钟线为所述移位寄存器传输互补的时钟信号；所述启动信号线耦合至第一级移位寄存器单元的第一信号输入端以及最后一级移位寄存器单元的第二信号输入端；所述移位寄存器的每一级移位寄存器单元的信号输出端稱合到后一级移位寄存器单兀的第一信号输入端和前一级移位寄存器单兀的第二信号输入端，所述信号输出端输出的脉冲驱动信号为栅极驱动信号；其中奇数级移位寄存器单元的第一时钟信号输入端耦合至第一时钟线，其下拉控制信号输入端耦合至第二时钟线或者前一级移位寄存器单元的低电平维持控制端，偶数级移位寄存器单元的第一时钟信号输入端耦合至第二时钟线，其下拉控制信号输入端耦合至第一时钟线或者前一级移位寄存器单元的低电平维持控制端。根据本申请的第三方面，提供一种数据驱动电路包括数据总线，用于传输数据信号，包括X条并联的数据通道，其中X为正整数；移位同步信号线，用于传输移位同步信号；移位寄存器，用于接收移位同步信号，并产生门控信号；第三时钟线、第四时钟线，用于给所述移位寄存器单兀传输互补的时钟信号；多路分配器，包括多个结构相同的传输模块，用于在所述移位寄存器单元产生的门控信号的控制下，将数据总线上的数据信号传输至数据线。所述移位寄存器包括Υ+l级串联的如上所述的移位寄存器单元，其中Y为正整数；所述移位同步信号线耦合至第一级移位寄存器单元的第一信号输入端以及最后一级移位寄存器单元的第二信号输入端；所述移位寄存器单元的每一级移位寄存器单元的信号输出端耦合到后一级移位寄存器单元的第一信号输入端和前一级移位寄存器单元的第二信号输入端；奇数级移位寄存器单元的第一时钟信号输入端耦合至第三时钟线，其下拉控制信号输入端耦合至第四时钟线；偶数级移位寄存器单元的第一时钟信号输入端耦合至第四时钟线，其下拉控制信号输入端耦合至第三时钟线；所述移位寄存器单元的第1-Y级移位寄存器单元输出脉冲驱动信号，所述脉冲驱动信号为门控信号，用于控制所述多路分配器的导通与关断。所述多路分配器包含多个结构相同的传输模块，当所述移位寄存器输出的Y个门控信号顺次变为高电平时，所述多路分配器的各个传输模块串行或者并行工作，将数据总线上各数据通道的数据信号传输到数据线。此外，本申请还公开了一种显示器，包括:面板，所述面板包括由多个像素构成的二维像素阵列；以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；还包括如上所述的栅极驱动电路，为所述栅极扫描线提供栅极驱动信号，和如上所述的数据驱动电路，为数据线提供数据信号；所述栅极驱动电路与数据驱动电路与像素阵列一起集成于面板之上。本申请的有益效果体现在:移位寄存器单元在两相互补时钟信号的驱动下，一方面，通过驱动控制端下拉延迟模块延长驱动控制端Q的放电时间，使得信号输出端可以通过驱动模块快速的充电，减小了输出信号的下降时间，另一方面通过抑制时钟馈通抑制模块中晶体管的漏电，减小了输出信号的上升时间，从而提高了电路工作速度；移位寄本文档来自技高网...

【技术保护点】
一种移位寄存器单元，其特征在于，包括：第一信号输入端，用于接收第一脉冲信号（VI1）；第二信号输入端，用于接收第二脉冲信号（VI2）；第一时钟信号输入端，用于接收第一时钟信号（VA）；下拉控制信号输入端，用于接收下拉控制信号；信号输出端（VOUT），用于输出脉冲驱动信号；驱动模块（22），所述驱动模块（22）连接在第一时钟信号输入端和信号输出端（VOUT）之间，在其驱动控制端（Q）获得驱动电压后，将第一时钟信号（VA）传送到信号输出端（VOUT），当所述第一时钟信号（VA）为高电平时，驱动模块（22）对所述信号输出端（VOUT）充电；当第一时钟信号（VA）为低电平时，驱动模块（22）对信号输出端（VOUT）放电；输入模块（21），所述输入模块（21）连接在第一信号输入端和驱动模块（22）的驱动控制端（Q）之间，用于从所述第一信号输入端接收第一脉冲信号（VI1），给所述驱动模块（22）的驱动控制端（Q）提供驱动电压；驱动控制端下拉延迟模块（23），所述驱动控制端下拉延迟模块（23）连接在信号输出端（VOUT）和驱动模块（22）的驱动控制端（Q）之间，其控制端输入下拉控制信号，用于在移位寄存器单元的下拉阶段，在所述下拉控制信号的控制下将所述驱动控制端（Q）耦合至信号输出端（VOUT）；时钟馈通抑制模块（25），所述时钟馈通抑制模块（25）连接在驱动模块（22）的驱动控制端（Q）之间和信号输出端（VOUT）之间，用于在移位寄存器单元的非选通阶段，当第一时钟信号（VA）为高电平时释放所述驱动控制端（Q）的耦合电荷至信号输出端（VOUT）；低电平维持模块（24），连接在信号输出端（VOUT）和低电位源之间（VSS），用于在移位寄存器单元处于非选通阶段时，将所述信号输出端（VOUT）耦合到低电位源（VSS）；所述低电平维持模块（24）包括低电平维持控制端（P），用于产生低电平维持信号；所述下拉控制信号为第二时钟信号（VB）或前一级移位寄存器单元输出的低电平维持信号，所述第一时钟信号（VA）和第二时钟信号（VB）是周期相同的互补的时钟信号，当第一脉冲信号（VI1）的高电平脉冲到来时，所述第一时钟信号（VA）为低电平，第二脉冲信号（VI2）的高电平脉冲滞 后第一脉冲信号（VI1）一个时钟周期。...

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括: 第一信号输入端，用于接收第一脉冲信号(V11)； 第二信号输入端，用于接收第二脉冲信号(V12)； 第一时钟信号输入端，用于接收第一时钟信号(Va)； 下拉控制信号输入端，用于接收下拉控制信号； 信号输出端(Votjt),用于输出脉冲驱动信号； 驱动模块(22),所述驱动模块(22)连接在第一时钟信号输入端和信号输出端(Votjt)之间，在其驱动控制端(Q)获得驱动电压后，将第一时钟信号(Va)传送到信号输出端(VTOT)，当所述第一时钟信号(Va)为高电平时,驱动模块(22)对所述信号输出端(Vmjt)充电；当第一时钟信号(Va)为低电平时，驱动模块(22)对信号输出端(Votjt)放电； 输入模块(21),所述输入模块(21)连接在第一信号输入端和驱动模块(22)的驱动控制端(Q)之间，用于从所述第一信号输入端接收第一脉冲信号(V11),给所述驱动模块(22)的驱动控制端(Q)提供驱动电压； 驱动控制端下拉延迟模块(23)，所述驱动控制端下拉延迟模块(23)连接在信号输出端(V.)和驱动模块(22)的驱动控制端(Q)之间，其控制端输入下拉控制信号，用于在移位寄存器单元的下拉阶段，在所述下拉控制信号的控制下将所述驱动控制端(Q)耦合至信号输出端(Vqut)； 时钟馈通抑制模块(25)，所述时钟馈通抑制模块(25)连接在驱动模块(22)的驱动控制端(Q)之间和信号输出端(Vtot)之间，用于在移位寄存器单元的非选通阶段，当第一时钟信号(Va)为高电平时释 放所述驱动控制端(Q)的耦合电荷至信号输出端(Vott)； 低电平维持模块(24)，连接在信号输出端(Vtot)和低电位源之间(Vss)，用于在移位寄存器单元处于非选通阶段时，将所述信号输出端(Vott)耦合到低电位源(Vss);所述低电平维持模块(24)包括低电平维持控制端(P)，用于产生低电平维持信号； 所述下拉控制信号为第二时钟信号(Vb)或前一级移位寄存器单元输出的低电平维持信号，所述第一时钟信号(Va)和第二时钟信号(Vb)是周期相同的互补的时钟信号，当第一脉冲信号(V11)的高电平脉冲到来时，所述第一时钟信号(Va)为低电平，第二脉冲信号(V12)的高电平脉冲滞后第一脉冲信号(V11) —个时钟周期。2.如权利要求1所述移位寄存器单元，其特征在于，所述输入模块(21)包括第一晶体管(T1),所述第一晶体管(T1)的控制极和第一极耦合到第一信号输入端，用于接收第一脉冲信号(Vn)，所述第一晶体管(T1)的第二极耦合到驱动模块(22)的驱动控制端(Q)，用于为驱动控制端(Q)提供驱动电压；所述驱动模块(22)包括第二晶体管(T2),所述第二晶体管(T2)的控制极耦合到所述第一晶体管(T1)的第二极，所述第二晶体管(T2)的第一极耦合到第一时钟信号输入端，用于接收第一时钟信号(VA)，所述第二晶体管(T2)的第二极耦合至IJ信号输出端(Vtot),用于在被所述驱动电压开启后，当所述第一时钟信号(Va)为高电平时对信号输出端(Votjt)充电，当所述第一时钟信号(Va)为低电平时下拉信号输出端(Votjt)的电位；所述低电平维持模块(24)包括第一保持单元(241)，所述第一保持单元(241)包括第五晶体管(T5),所述第五晶体管(T5)的控制极耦合至延时信号输入端，用于接收第二时钟信号(VB)，所述第五晶体管(T5)的第一极耦合至信号输出端(VOTT)，所述第五晶体管(T5)的第二极耦合至低电位源(Vss)，用于当所述第二时钟信号(Vb)的高电平到来时保持信号输出端(Vout)的电位为低电平。3.如权利要求2所述移位寄存器单元，其特征在于，所述低电平维持模块(24)还包括第二保持单元(242)，所述第二保持单元(242)包括第六晶体管(T6)、第七晶体管(T7)和第二电容(C2),所述第六晶体管(T6)的控制极耦合至第七晶体管(T7)的第一极，所述第六晶体管(T6)的第一极耦合至信号输出端(VOTT)，所述第六晶体管(T6)的第二极耦合至低电位源(Vss);所述第七晶体管(T7)的控制极耦合至所述第六晶体管(T6)的第一极，所述第七晶体管(T7)的第一极耦合至所述低电平维持控制端(P)，所述第七晶体管(T7)的第二极耦合至低电位源(Vss);所述第二电容(C2)连接在所述低电平维持控制端(P)与第一时钟信号输入端之间。所述第二保持单元(242)用于当第一时钟信号(Va)为高电平时保持信号输出端(Vout)的电位为低电平。4.如权利要求1或2或3所述的移位寄存器单元，其特征在于，所述驱动控制端下拉延迟模块(23)包括第三晶体管(T3),所述第三晶体管(T3)的控制极耦合到第二信号输入端，响应第二脉冲信号(V12),所述第三晶体管(T3)的第一极耦合至驱动模块(22)的驱动控制端(Q)，所述第三晶体管(T3)的第二极耦合至信号输出端(VOTT)，用于当所述第二脉冲信号(V12)为高电平时将第二晶体管(T2)的控制极...

【专利技术属性】
技术研发人员：张盛东，胡治晋，廖聪维，
申请(专利权)人：北京大学深圳研究生院，
类型：发明
国别省市：