用于集成电路设备的异构物理介质附件电路系统技术方案

一种集成电路，包括物理介质接入或附件(“PMA”)电路系统，其包括两个不同种类型的用于串行数据5信号的收发机信道。一种收发机信道适配成收发相对低速的串行数据信号。另一种收发机信道适配成收发相对高速的串行数据信号。高速信道备选地10可用为锁相环(“PLL”)电路系统，用于提供时钟信号由其它高和/或低速信道使用。低速信道备选地可以从单独的低速PLL电路获取时钟信号。

【技术实现步骤摘要】
【国外来华专利技术】用于集成电路设备的异构物理介质附件电路系统
本公开涉及集成电路(“IC”)。本专利技术可以涉及有关被设计用于相对通用用途而非在IC的设计与制作之前已被完全指定仅有一个特定用途的IC。这种相对通用IC的示例是现场可编程门阵列(“FPGA”)、可编程逻辑设备(“PLD”)、可编程微控制器等等。设计、制作(制造)和出售这类通用设备，从而它们能够支持各种用户典型的不同需求。每个用户都能够定制IC(例如，通过编程IC)来执行该用户所需的特定功能。这类相对通用IC的制造者通常希望能够提供面向市场的不同部分的一系列此类产品。例如，这类市场的一个部分可以包括需要能够支持在系统中的多个设备之间(例如在多个IC之间)的数据的极高速度通信IC的用户。可以支持这类高速通信的通用IC往往相对昂贵；但是对于需要这类高速能力的用户而言，成本是合理的。相对通用IC的另一类别用户可能并不需要这类高速数据通信能力。市场的这一部分并不希望支付高速设备的成本，而是寻找不具备高速能力的较低成本的设备。除了上述两种类别的用户之外，还有一些主要需要相对低速能力但还需要一些有限高速能力的用户。例如，这类用户可能需要能够处理若干本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.05.21 US 12/785,0471.一种集成电路上的物理介质附件电路系统，包括：第一多个低速收发机信道，每个收发机信道都被适配成收发具有第一相对低的串行数据比特速率的串行数据信号；第二多个高速收发机信道，每个收发机信道都被适配成在(1)收发可以具有比适配成收发的所述第一多个低速收发机信道更高的串行数据比特速率的串行数据信号或者(2)在接收的参考时钟信号上执行锁相环操作以产生输出时钟信号之间可控选择；锁相环电路系统，用于根据又一接收的参考时钟信号产生又一输出时钟信号；用于将所述第二多个高速收发机信道中的一个信道所产生的所述输出时钟信号选择性地应用于所述第二多个高速收发机信道中的另一信道的电路系统；以及用于将所述又一输出时钟信号选择性地应用于所述第一多个低速收发机信道的子集中的一个信道的、连接至所述第一多个低速收发机信道的所述子集的电路系统。2.根据权利要求1所述的电路系统，其中所述第一多个低速收发机信道中的每个信道包括时钟和数据恢复电路系统。3.根据权利要求2所述的电路系统，其中所述第一多个低速收发机信道中的每个信道中的所述时钟和数据恢复电路系统包括基于内插器的时钟和数据恢复电路系统。4.根据权利要求1所述的电路系统，其中所述第二多个高速收发机信道中的每个信道包括时钟和数据恢复电路系统。5.根据权利要求4所述的电路系统，其中所述第二多个高速收发机信道中的每个信道中的所述时钟和数据恢复电路系统包括基于模拟的时钟和数据恢复电路系统。6.根据权利要求4所述的电路系统，其中所述第二多个高速收发机信道中的每个信道中的所述时钟和数据恢复电路系统包括基于压控振荡器的时钟和数据恢复电路系统。7.根据权利要求1所述的电路系统，其中所述集成电路附加地包括核心电路系统，并且其中所述锁相环电路系统被适配成基于所述又一接收参考时钟信号产生由所述核心电路系统使用的时钟信号。8.根据权利要求1所述的电路系统，进一步包括：用于将所述输出时钟信号选择性地应用于所述第一多个低速收发机信道的子集中的一个信道的、连接至所述第一多个低速收发机信道的所述子集的电路系统。9.根据权利要求1所述的电路系统，进一步包括：用于将所述输出时钟信号选择性地应用于尚未产生所述输出时钟信号的所述第二多个高速收发机信道中的任何信道的电路系统。10.根据权利要求1所述的电路系统，进一步包括：用于将所述输出时钟信号选择性地应用于所述第一多个低速收发机信道中的任何一个或多个信道的、连接至所有的所述第一多个低速收发机信道的电路系统。11.根据权利要求1所述的电路系统，其中：连接至所述第一多个低速收发机信道的至少一个子集的所述电路系统被连接至所述第一多个低速收发机信道中的、用于将所述又一输出时钟信号选择性地应用于所述多个低速收发机信道中的任何一个或多个信道的所有信道。12.一种集成电路上的物理介质附件电路系统，包括：第一多个低速接收机信道，每个低速接收机信道被适配成接收具有在第一相对低比特速率范围中的串行数据比特速率的串行数据信号；第二多个高速接收机信道，每个高速接收机信道被适配成接收具有在第二相对高比特速率范围中的串行数据比率速率的串行数据信号，所述第二相对高比特速率范围至少包括比第一范围内中的任何比特速率大的一些比特速率；所述第二多个高速接收机信道中的至少一个被附加地适配成在从所述集成电路外部的源接收的参考时钟信号上执行锁相环操作以产生输出时钟信号，所述第二多个高速接收机信道中的至少一个信道被进一步适配成在执行所述接收和执行所述锁相环操作之间可控选择；用于将所述输出时钟信号选择性地应用于所述第一多个低速接收机信道之一的电路系统；用于将所述输出时钟信号选择性地应用于尚未产生所述输出时钟信号的所述第二多个高速接收机信道之一的电路系统。13.根据权利要求12所述的电路系统，进一步包括：锁相环电路系统，用于在从所述集成电路外部的源接收的又一参考时钟信号上执行锁相环操作以产生又一输出时钟信号；以及用于将所述又一输出时钟信号选择性地应用于所述第一多个低速接收机信道之一的电路系统。14.根据权利要求12所述的电路系统，其中所述第一多个低速接收机信道和所述第二多个高速接收机信道中每个包括时钟和数据恢复电路系统。15.根据权利要求14所述的电路系统，其中所述第二多个高速接收机信道中的每个高速信道中的所述时钟和数据恢复电路系统包括基于压控振荡器的时钟和数据恢复电路系统。16.根据权利要求13所述的电路系统，其中所述集成电路进一步包括核心电路系统，其中所述锁相环电路系统被适配成基于所述又一参考时钟信号产生由所述核心电路系统使用的时钟信号。17.一种集成电路上的物理介质附件电路系统，包括：第一多个相对低速串行数据信号接收...

【专利技术属性】
技术研发人员：S·舒马拉耶夫，爱德温·耀·发·郭，苏立凯，区志鸿，陈智伟，
申请(专利权)人：阿尔特拉公司，
类型：
国别省市：