全数字解调中无时钟提取的位同步系统技术方案

本发明专利技术涉及全数字解调中无时钟提取的位同步系统，由ADC模块、零值滤波模块一和二、毛刺滤波模块一和二、有效时刻提取模块、误差信号提取模块、插值计算模块一和二、控制信号计算模块和输出整型模块组成。ADC模块以发端数据带宽N倍对模拟信号采样后的两路数据分别进入零值滤波模块一和二滤除零值；滤波信号分别进入毛刺滤波模块一和二滤除毛刺进入有效时刻提取模块得到信号en；分别将去毛刺的滤波信号在插值计算模块一和二做插值处理，同时误差信号提取模块得到误差信号；由误差信号和信号en在控制信号计算模块得到控制信号；在输出整型模块中抽取插值结果得到符号最大点，整型输出同步采样数据，并得到使能信号代替同步时钟实现位同步。

【技术实现步骤摘要】

本专利技术属于数字通信
，进一步涉及一种全数字解调器领域中的无时钟提取的位同步系统。本专利技术不需要提取同步时钟，而是找到收端时钟与发端时钟的偏差时刻点来标识同步后的采样数据的有效性，可用于收发两端时钟源均为低抖动晶振的全数字解调中的位冋步系统。
技术介绍
全数字解调是指整个解调过程都采用数字电路来处理的解调方式。比如在FPGA内部完成数字下变频、位同步、判决等模块。在全数字解调中，大部分的位同步算法利用插值算法提取出同步时钟和同步数据。对数字解调器来说，需要由本地晶振所提供的时钟源重新生成同步时钟以匹配发端时钟，同时同步时钟作为后续解调的时钟源来驱动硬件上的逻辑器件。西安空间无线电技术研究所申请的专利“全数字解调中并行插值位同步系统及同步算法”(申请号200910089660. 0，公布号101610146)公开了一种全数字解调中并行插值位同步系统及同步方法，它采用插值算法实现同步数据的提取，并由本地晶振提取出同步时钟。该方法存在的不足是，全数字解调器中所有硬件逻辑器件的工作频率不是直接对本地晶振分频得到的，即全数字解调器中位同步部分的时钟信号是直接对本地晶振所提供的时钟源本文档来自技高网...

【技术保护点】
全数字解调中无时钟提取的位同步系统，其特征在于由ADC模块、零值滤波模块一、零值滤波模块二、毛刺滤波模块一、毛刺滤波模块二、有效时刻提取模块、误差信号提取模块、插值计算模块一、插值计算模块二、控制信号计算模块和输出整型模块组成；由前端接收的模拟信号输入ADC模块采样后输出两路信号分别输入零值滤波模块一和零值滤波模块二滤波后分别输入毛刺滤波模块一和毛刺滤波模块二，毛刺滤波模块一滤波后输出的信号分别输入有效时刻提取模块、误差信号提取模块和插值计算模块一，毛刺滤波模块二滤波后输出的信号分别输入有效时刻提取模块、误差信号提取模块和插值计算模块二，有效时刻提取模块输出的信号输入误差信号提取模块和控制信号...

【技术特征摘要】
1.全数字解调中无时钟提取的位同步系统，其特征在于由ADC模块、零值滤波模块一、零值滤波模块二、毛刺滤波模块一、毛刺滤波模块二、有效时刻提取模块、误差信号提取模块、插值计算模块一、插值计算模块二、控制信号计算模块和输出整型模块组成； 由前端接收的模拟信号输入ADC模块采样后输出两路信号分别输入零值滤波模块一和零值滤波模块二滤波后分别输入毛刺滤波模块一和毛刺滤波模块二，毛刺滤波模块一滤波后输出的信号分别输入有效时刻提取模块、误差信号提取模块和插值计算模块一，毛刺滤波模块二滤波后输出的信号分别输入有效时刻提取模块、误差信号提取模块和插值计算模块二，有效时刻提取模块输出的信号输入误差信号提取模块和控制信号计算模块，误差信号提取模块输出的信号输入控制信号计算模块，由插值计算模块一、插值计算模块二和控制信号计算模块输出的信号输入输出整型模块； ADC模块，本地时钟源以发端数据带宽N倍的速率对输入的模拟信号采样，采样后的两路数据携带采样数据符号的冗余信息分别输入给零值滤波模块一和二； 零值滤波模块一和二，对从ADC模块输入的采样数据滤除值为O的点，滤波后的采样数据输入给毛刺滤波模块一和二 ； 毛刺滤波模块一和二，对从零值滤波模块一和二输入的采样数据滤除毛刺，也就是连续相同符号的个数低于N-1的采样数据，滤波后的采样数据分别输入给有效时刻提取模块、误差信号提取模块和插值计算模块一和二； 有效时刻提取模块，从毛刺滤波模块一和二输入的两路采样数据中，提取同时发生符号跳变的最早时刻作为整个位同步系统的有效时刻，从该时刻起将有效信号en置为高电平，将信号en输入给误差信号提取模块和控制信号计算模块； 误差信号提取模块，当从有效时刻提取模块输入的信号en为高电平后，从毛刺滤波模块一和二输入的两路采样数据的符号信息中提取出误差信号，将该误差信号输入给控制信号计算模块； 控制信号计算模块，当从有效时刻提取模块输入的信号en为高电平后，从误差信号提取模块输入的误差信号中提取控制信号tre和控制信号re，同时提取指示插值计算模块一和二输出的插值结果中最大符号点位置的信号we，将这三路信号输入给输出整型模块； 插值计算模块一，对从毛刺滤波模块一输入的采样数据进行插值处理，将插值的结果输入给输出整型模块； 输出整型模块，根据从控制信号计算模块输入的信号we对插值计算模块一和二输出的插值结果进行抽取，将得到的符号最大点分别写入输出整型模块中的FIFOl和FIR)2，同时根据控制信号计算模块输入的信号tre和re计算得到FIR)1和FIF02的读使能信号fre，对FIFOl和FIF02输出的数据下采样N倍得到同步后的采样数据，同时对信号fre整型后的信号sfre下采样N倍得到使能信号EN，用来指示同步后的采样数据的有效性，代替同步时钟起到同步的功能。2.根据权利要求1所述的全数字解调中无时钟提取的位同步系统，其特征在于所述的ADC模块中过采样倍数N的取值范围是N > 3且N为整数。3.根据权利要求1所述的全数字解调中无时钟提取的位同步系统，其特征在于所述的零值滤波模块一和二的实现过程如下 (1)若Sz (η)为非O值且Sz (η)前有连续N个“0”，则将Sz (η_Ν)到Sz (η-1)全部赋值为δ输出，Sz (η)是nTs时刻点输入本模块的采样数据，参数η取任意整数，参数j取值为2≤j≤N-1且j为整数，δ的取值不要求正负且模值范围为O. OOOl O. 001 ；(2)若Sz (η)为非 O 值且 Sz (η)前有连续 N-1 个 “0”，当 Sz (n-N_l)*Sz (n_N) < O时将Sz(n-N+1)到Sz(n-l)全部赋值为Sz (n_N)输出，当Sz (n_N_l) *Sz (n_N)≥O时将Sz (n-N+1)到Sz(n-l)全部赋值为Sz (n+1)输出； (3)依次对j从2 N-1取值进行下列处理，若Sz(η)为非O值且Sz (η)前有连续N-j个“0”，当 Sz(n-N+j-l)*Sz(n+l)≤ O 且 Sz (η-Ν+j-l) | ≥ Sz (n+1) | 时将 Sz (n-N+j)到Sz (n-1)全部赋值为Sz (n+1)输出，当其他情况下满足Sz (η)为非O值且Sz (η)前有连续N-j个“O”的条件时将Sz (n-N+j)到Sz (η-1)全部赋值为Sz (n_N+j_l)输出； (4)当i= N-1判断结束后，等待下一时刻采样点的输入。4.根据权利要求1所述的全数字解调中无时钟提取的位同步系统，其特征在于所述的毛刺滤波模块一和二的实现过程如下 (1)若Sc (η)满足 Sc (η)与 Sc(n_l)异号且 Sc (η)与 Sc (η_2)同号且 Sc(n_l)、Sc (n-3), ->Sc(n-N)同号，则将Sc(n_l)的毛刺点符号取反输出，Sc (η)是nTs时刻点输入本模块的采样数据，参数i取值为2 < i < N-2且i为整数；(2)若Sc (η)满足 Sc (η)与 Sc (η_2)异号且 Sc (n)、Sc (n_l)、Sc (n_3)、***>Sc (n-N)同号，则将Sc(n-2)的毛刺点符号取反输出； (3)依次对参数i从2 N-2取值进行下列处理，若Sc(η)满足Sc (η)与Sc (η-1)异号且Sc (η)至Sc(n-1)同号且Sc(n_i)与Sc(n-1-l)异号，同时Sc(n_i)不满足上述条件，则将Sc (η-1)至Sc(n-1)的符号取反输出； (4)当i= N-2判断结束后，等待下一时刻采样点的输入。5.根据权利要求1所述的全数字解调中无时钟提取的位同步系统，其特征在于所述的误差信号提取模块的实现过程如下 (1)当有效时刻提取模块输入的信号en为高电平...

【专利技术属性】
技术研发人员：宋彬，孙南南，秦浩，杜飞飞，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：