分组传送网络中的系统频率同步装置及方法制造方法及图纸

本发明专利技术公开了一种分组传送网络中的系统频率同步装置及方法，涉及光通信中的分组传送网络，该系统频率同步装置包括微机处理器、FPGA处理模块、时钟综合电路、分组传送网业务盘、同步状态字节提取模块、同步状态字节产生模块、锁相环电路、外时钟输入电路、高稳定晶体振荡器、时钟分配电路、HDB3编码模块和外时钟输出电路，FPGA处理模块包括前级预选器、优先级控制模块、第一选择器、第二选择器、第三选择器。本发明专利技术能快速地实现整个分组传送网络中的系统频率同步，更快速、层次化地进行数据业务包转发与平滑过渡，灵活且可靠性较高。

【技术实现步骤摘要】
本专利技术涉及光通信中的分组传送网络，特别是涉及一种分组传送网络中的系统频率同步装置及方法。
技术介绍
随着越来越多业务的IP (Internet Protocol,网络之间互连的协议)化,在视频业务、多媒体业务、传统业务共同发展的多业务信息时代，高速、大容量的数字信息高速公路正在建设之中，并影响改变着我们的生活方式。分组传送网络是以分组为核心的传送网络，支持多业务传送的平台。新的业务对网络的同步性能提出了高要求，另外在通信网络由电路交换向分组交换网发展的过程中，对传统TDM (Time Division Multiplex,时分复用)业务的兼容及网络之间的互连互通都需分组网络提供高性能的同步。如何通过TDM、以太网 链路传送频率同步信号，实现时钟同步是通信系统网络可靠工作的保障。频率同步指两个或两个以上信号在相对应的有效瞬间，其频率差保持在约定的允许范围之内。同步以太网是通过以太网的物理层来传递时钟的，即利用比特流来传递和提取/恢复时钟信号，与传统的SDH (Synchronous Digital Hierarchy,同步数字系列)/Η)Η(Plesiochronous Digital 本文档来自技高网...

【技术保护点】
一种分组传送网络中的系统频率同步装置，包括微机处理器、FPGA处理模块、时钟综合电路、分组传送网业务盘，其特征在于：还包括外时钟输入电路、锁相环电路、同步状态字节提取模块、同步状态字节产生模块、时钟分配电路、HDB3编码模块和外时钟输出电路，其中，微机处理器分别与FPGA处理模块、时钟综合电路、同步状态字节产生模块相连，FPGA处理模块还分别与同步状态字节提取模块、锁相环电路、外时钟输入电路、分组传送网业务盘、时钟综合电路相连，锁相环电路还分别与外时钟输入电路、同步状态字节提取模块相连，同步状态字节产生模块分别与同步状态字节提取模块、HDB3编码模块相连，时钟综合电路还分别与时钟分配电路、HD...

【技术特征摘要】
1.一种分组传送网络中的系统频率同步装置，包括微机处理器、FPGA处理模块、时钟综合电路、分组传送网业务盘，其特征在于还包括外时钟输入电路、锁相环电路、同步状态字节提取模块、同步状态字节产生模块、时钟分配电路、HDB3编码模块和外时钟输出电路，其中，微机处理器分别与FPGA处理模块、时钟综合电路、同步状态字节产生模块相连，FPGA处理模块还分别与同步状态字节提取模块、锁相环电路、外时钟输入电路、分组传送网业务盘、时钟综合电路相连，锁相环电路还分别与外时钟输入电路、同步状态字节提取模块相连，同步状态字节产生模块分别与同步状态字节提取模块、HDB3编码模块相连，时钟综合电路还分别与时钟分配电路、HDB3编码模块、外时钟输出电路相连，HDB3编码模块还与外时钟输出电路相连， 外时钟输入电路用于进行外时钟信号的输入信号的电平阻抗匹配处理，输出HDB3/Hz信号给锁相环电路和FPGA处理模块； 锁相环电路具有鉴相功能，通过鉴相、HDB3编解码处理和时钟质量等级的处理，从外时钟输入电路输出的HDB3/HZ信号中提取HDB3时钟； 同步状态字节提取模块用于从锁相环电路输出的信号中提取同步状态字节，送入到FPGA处理模块； FPGA处理模块进行HDB3/HZ的编码及解码，使用计数器分频或者锁相环分频，将线路参考源分频为时钟综合电路所需要的输入参考源； 时钟综合电路以FPGA处理模块输入的参考源频率为基准，输出满足以太网要求的频率； 微机处理器的CPU产生同步状态字节，对同步状态字节进行封装及解封装；对提取的同步状态字节进行处理，同时进行收发SSM信号的控制，并对FPGA处理模块及时钟综合电路进行访问控制和读写操作； 同步状态字节产生模块用于结合微机处理器产生同步状态字节； 分组传送网业务盘用于接入并处理GE信号、FE信号，并锁定系统内的2M信号，输出2M恢复时钟； 时钟分配电路用于对时钟综合电路输出的时钟信号进行分配； HDB3编码模块用于对同步状态字节产生模块、时钟综合电路输出的信号进行HDB3编码，并将经过HDB3编码的信号送入外时钟输出电路； 外时钟输出电路输出HDB3/HZ信号，向外提供2048kHz/2048kbit/s三级时钟源，用于连接外部大楼综合定时供给系统或者分组传送网其他设备的带外传送。2.如权利要求I所述的分组传送网络中的系统频率同步装置，其特征在于所述锁相环电路由压控振荡器、低通滤波器、鉴相器两两相连构成，鉴相器还分别与外时钟输入电路、同步状态字节提取模块、FPGA处理模块相连，鉴相器的两个输入信号间留有一定的相位差，鉴相器用于鉴别输入信号与输出信号之间的相位差，提供维持锁定的直流控制电压，并输出误差电压；低通滤波器滤除误差电压中的噪声和干扰成分，形成压控振荡器的控制电压；压控振荡器的输出振荡频率被控制电压拉向环路输入信号频率，当二者相等时，环路被锁定。3.如权利要求2所述的分组传送网络中的系统频率同步装置，其特征在于所述分组传送网业务盘包括分别与FPGA处理模块相连的第一线路盘、第二线路盘、第一支路盘、第二支路盘、CES仿真盘，第一线路盘和第二线路盘均用于接入并处理GE信号；第一支路盘和第二支路盘均用于接入并处理FE信号；CES仿真盘支持32路2M业务，用于锁定系统内的2M信号，输出2M恢复时钟，在分组传送网络上实现TDM电路交换数据的业务透传。4.如权利要求3所述的分组传送网络中的系统频率同步装置，其特征在于所述第一线路盘包括GE业务的nl个端口，提供GE业务接入，第二线路盘包括GE业务的n2个端口，提供GE业务接入，nl、n2均为f 8之间的正整数；第一支路盘包括FE业务的ml个端口，提供FE业务接入，第二支路盘包括FE业务的m2个端口，提供FE业务接入，ml、m2均为f 4之间的正整数。5.如权利要求4所述的分组传送网络中的系统频率同步装置，其特征在于所述FPGA处理模块包括前级预选器、优先级控制模块、第一选择器、第二选择器、第三选择器，前级预选器分别与优先级控制模块、第二选择器、第三选择器相连，优先级控制模块还分别与同步状态字节提取模块、第二选择器相连，第一选择器的输入端分别与外时钟输入电路、鉴相器的输出端相连，第一选择器的输出端分别与第二选择器、第三选择器的输入端相连，CES仿真盘的输出端也分别与第二选择器、第三选择器的输入端相连，第二选择器、第三选择器的输出端分别与时钟综合电路的输入端相连； 前级预选器用于进行恢复时钟的初级选择和信号丢失的检测，并送到优先级控制模块； 优先级控制模块用于根据同步状态字节的内容、信号丢失检测机制及软件配置，进行各业务端口 LOS信号优先级的控制，实现系统参考源的优先级选择； 第一选择器用于处理外时钟输入电路和锁相环电路中鉴相器输出的信号，进行HDB3/Hz编码的选择； 第二选择器接收CES仿真盘输出的2M恢复时钟，结合优先级控制模块进行系统参考源的选择，并检测参考源的信号工作状态是否正常，对参考源进行预处理后送给时钟综合电路，实现时钟平滑切换，同时给系统内的模块电路提供所需的各类型的参考时钟； 第三选择器接收CES仿真盘输出的2M恢复时钟，进行导出参考源的选择，并输出参考源的选择结果。6.如权利要求5所述的分组传送网络中的系统频率同步装置，其特征在于所述前级预选器包括同时分别与第二选择器输入端、第三选择器输入端相连的第一线路盘Ι/nl选择器、第二线路盘1/η2选择器、第一支路盘Ι/ml选择器、第二支路盘l/m2选择器。7.如权利要求6所述的分组传送网络中的系统频率同步装置，其特征在于所述前级预选器进行恢复时钟的初级选择流程如下 前级预选器从第一线路盘东向业务的物理层数据码流中提取恢复时钟，然...

【专利技术属性】
技术研发人员：朱冬艳，章灿辉，许文龙，计世荣，吴海波，陈垦，
申请(专利权)人：烽火通信科技股份有限公司，
类型：发明
国别省市：